数字电平标准

文章描述:-2022年3月29日发(作者:盛丹)数字电平标准 现在常用的电平标准有TTL、CMOS、LVTTL、LVCMOS、ECL、PECL、LVPECL、RS232、RS485等,还有一些速度比较高的 LVDS、GTL、PGTL、CML、HSTL、SSTL等。下面简单介绍一下各自的供电电源、电平标准以及使用注意事项。 TTL:Transistor-Transistor Logic 三极管结构。 V

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数字电平标准2022年3月29日发(作者:盛丹)


数字电平标准

现在常用的电平标准有TTL、CMOS、LVTTL、LVCMOS、ECL、PECL、LVPECL、RS232、
RS485等,还有一些速度比较高的 LVDS、GTL、PGTL、CML、HSTL、SSTL等。下
面简单介绍一下各自的供电电源、电平标准以及使用注意事项。

TTL:Transistor-Transistor Logic 三极管结构。
Vcc:5V;VOH>=2.4V;VOL<=0.5V;VIH>=2V;VIL<=0.8V。
因为2.4V与5V之间还有很大空闲,对改善噪声容限并没什么好处,又会白白增
大系统功耗,还会影响速度。所以后来就把一部分“砍”掉了。也就是后面的
LVTTL。
LVTTL又分3.3V、2.5V以及更低电压的LVTTL(Low Voltage TTL)。

3.3V LVTTL:
Vcc:3.3V;VOH>=2.4V;VOL<=0.4V;VIH>=2V;VIL<=0.8V。

2.5V LVTTL:
Vcc:2.5V;VOH>=2.0V;VOL<=0.2V;VIH>=1.7V;VIL<=0.7V。
更低的LVTTL不常用就先不讲了。多用在处理器等高速芯片,使用时查看芯片手
册就OK了。

TTL使用注意:
TTL电平一般过冲都会比较严重,可能在始端串22欧或33欧电
阻;
TTL电平输入脚悬空时是内部认为是高电平。要下拉的话应用1k以下
电阻下拉。
TTL输出不能驱动CMOS输入。

CMOS:Complementary Metal Oxide Semiconductor PMOS+MOS。
Vcc:5V;VOH>=4.45V;VOL<=0.5V;VIH>=3.5V;VIL<=1.5V。
相对TTL有了更大的噪声容限,输入阻抗远大于TTL输入阻抗。对应3.3V LVTTL,
出现了LVCMOS,可以与3.3V的LVTTL直接相互驱动。

3.3V LVCMOS:
Vcc:3.3V;VOH>=3.2V;VOL<=0.1V;VIH>=2.0V;VIL<=0.7V。

2.5V LVCMOS:
Vcc:2.5V;VOH>=2V;VOL<=0.1V;VIH>=1.7V;VIL<=0.7V。

CMOS使用注意:CMOS结构内部寄生有可控硅结构,当输入或输入管脚高于VCC
一定值(比如一些芯片是0.7V)时,电流足够大的话,可能引起闩锁效应,导致
芯片的烧毁。

ECL:Emitter Coupled Logic 发射极耦合逻辑电路(差分结构)


Vcc=0V;Vee:-5.2V;VOH=-0.88V;VOL=-1.72V;VIH=-1.24V;VIL=-1.36V。
速度快,驱动能力强,噪声小,很容易达到几百M的应用。但是功耗大,需要负
电源。为简化电源,出现了PECL(Positive ECL结构,改用正电压供电)和LVPECL。
什么是ECL?
ECL电路是射极耦合逻辑(Emitter Couple Logic)集成电路的简称 与
TTL电路不同,ECL电路的最大特点是其基本门电路工作在非饱和状态 所以,ECL
电路的最大优点是具有相当高的速度 这种电路的平均延迟时间可达几个毫微秒
甚至亚毫微秒数量级 这使得ECL集成电路在高速和超高速数字系统中充当无以
匹敌的角。

图1


电路结构及工作原理

电路结构及工作原理与其它数字集成电路一样,ECL集成电路的逻辑功
能也可以归结为基本门电路的工作过程。ECL 集成电路的基本门为一差分管对,


其电路形式如下图所示:

o
图中 第I部分为基本门电路,完成“或或非”功能;
第II部分为射级跟随器,完成输出及隔离功能;
第III部分为基准源电路具有温度补偿功能。
ECL 集成电路的特点
o
o
o
o
o
在正常工作状态下,ECL电路中的晶体管是工作于线性区或截止区的。因
此,ECL集成电路被称为非饱和型逻.
ECL电路的逻辑摆幅较小(仅约 0.8V ,而 TTL 的逻辑摆幅约为 2.0V ),
当电路从一种状态过渡到另一种状态时,对寄生电容的充放电时间将减
少,这也是ECL电路具有高开关速度的重要原因。但逻辑摆幅小,对抗干
扰能力不利。
由于单元门的开关管对是轮流导通的,对整个电路来讲没有“截止”状
态,所以单元电路的功耗较大。
从电路的逻辑功能来看, ECL 集成电路具有互补的输出,这意味着同时
可以获得两种逻辑电平输出,这将大大简化逻辑系统的设计。
ECL 集成电路的开关管对的发射极具有很大的反馈电阻,又是射极跟随器
输出,故这种电路具有很 高的输入阻抗和低的输出阻抗。射极跟随器输
出同时还具有对逻辑信号的缓冲作用。
带有射随输出结构的典型输入输出接口电路,如图2所示。



ECL电路的最大特点是其基本门电路工作在非饱和状态,因此ECL又称为非饱和
性逻辑。也正因为如此,ECL电路的最大优点是具有相当高的速度。这种电路的
平均延迟时间可达几个ns数量级甚至更少。传统的ECL以VCC为零电压,VEE
为-5.2 V电源,VOH=VCC-0.9 V=-0.9 V,VOL=VCC-1.7 V=-1.7 V,所以ECL电
路的逻辑摆幅较小(仅约0.8 V)。当电路从一种状态过渡到另一种状态时,对
寄生电容的充放电时间将减少,这也是ECL电路具有高开关速度的重要原因。另
外,ECL电路是由一个差分对管和一对射随器组成的,所以输入阻抗大,输出阻
抗小,驱动能力强,信号检测能力高,差分输出,抗共模干扰能力强;但是由于
单元门的开关管对是轮流导通的,对整个电路来讲没有“截止”状态,所以电路
的功耗较大。

如果省掉ECL电路中的负电源,采用正电源的系统(+5 V),可将VCC接到正
电源而VEE接到零点。这样的电平通常被称为PECL(Positive Emitter Coupled
Logic)。如果采用+3.3 V供电,则称为LVPECL。当然,此时高低电平的定义也
是不同的。它的电路如图3、4所示。其中,输出射随器工作在正电源范围内,
其电流始终存在。这样有利于提高开关速度,而且标准的输出负载是接50Ω至


VCC-2 V的电平上。
在使用PECL 电路时要注意加电源去耦电路,以免受噪声的干扰。输出采用
交流耦合还是直流耦合,对负载网络的形式将会提出不同的需求。直流耦合的接
口电路有两种工作模式:其一,对应于近距离传送的情况,采用发送端加到地偏
置电阻,接收端加端接电阻模式;其二,对应于较远距离传送的情况,采用接收
端通过电阻对提供截止电平VTT 和50 Ω的匹配负载的模式。以上都有标准的
工作模式可供参考,不必赘述。对于交流耦合的接口电路,也有一种标准工作模
式,即发送端加到地偏置电阻,耦合电容靠近发送端放置,接收端通过电阻对提
供共模电平VBB 和50 Ω的匹配负载的模式。
(P)ECL是高速领域内一种十分重要的逻辑电路,它的优良特性使它广泛应
用于高速计算机、高速计数器、数字通信系统、雷达、测量仪器和频率合成器等
方面。
PECL:PseudoPositive ECL
Vcc=5V;VOH=4.12V;VOL=3.28V;VIH=3.78V;VIL=3.64V

LVPELC:Low Voltage PECL
Vcc=3.3V;VOH=2.42V;VOL=1.58V;VIH=2.06V;VIL=1.94V

ECL、PECL、LVPECL使用注意:不同电平不能直接驱动。中间可用交流耦合、电
阻网络或专用芯片进行转换。以上三种均为射随输出结构,必须有电阻拉到一个
直流偏置电压。(如多用于时钟的LVPECL:直流匹配时用130欧上拉,同时用82
欧下拉;交流匹配时用82欧上拉,同时用130欧下拉。但两种方式工作后直流
电平都在1.95V左右。)
前面的电平标准摆幅都比较大,为降低电磁辐射,同时提高开关速度又推出LVDS
电平标准。
LVDS:Low Voltage Differential Signaling
1 LVDS介绍
LVDS(Low Voltage Differential Signaling)是一种低摆幅的差分信号
技术,它使得信号能在差分PCB线对或平衡电缆上以几百Mbps的速率传输,其
低压幅和低电流驱动输出实现了低噪声和低功耗。
几十年来,5V供电的使用简化了不同技术和厂商逻辑电路之间的接口。
然而,随着集成电路的发展和对更高数据速率的要求,低压供电成为急需。降低
供电电压不仅减少了高密度集成电路的功率消耗,而且减少了芯片内部的散热,
有助于提高集成度。
减少供电电压和逻辑电压摆幅的一个极好例子是低压差分信号(LVDS)。
LVDS物理接口使用1.2V偏置提供400mV摆幅的信号(使用差分信号的原因是噪
声以共模的方式在一对差分线上耦合出现,并在接收器中相减从而可消除噪声)。


LVDS驱动和接收器不依赖于特定的供电电压,因此它很容易迁移到低压供电的
系统中去,而性能不变。作为比较,ECL和PECL技术依赖于供电电压,ECL要求
负的供电电压,PECL参考正的供电电压总线上电压值(Vcc)而定。而GLVDS是
一种发展中的标准尚未确定的新技术,使用500mV的供电电压可提供250mV 的
信号摆幅。
LVDS在两个标准中定义。IEEE P1596.3(1996年3月通过),主要面向
SCI(Scalable Coherent Interface),定义了LVDS的电特性,还定义了SCI协
议中包交换时的编码;ASIEIAEIA-644(1995年11月通过),主要定义了LVDS
的电特性,并建议了655Mbps的最大速率和1.823Gbps的无失真媒质上的理论极
限速率。在两个标准中都指定了与物理媒质无关的特性,这意味着只要媒质在指
定的噪声边缘和歪斜容忍范围内发送信号到接收器,接口都能正常工作。 LVDS
具有许多优点:①终端适配容易;②功耗低;③具有fail-safe特性确保可靠性;
④低成本;⑤高速传送。这些特性使得LVDS在计算机、通信设备、消费电子等
方面得到了广泛应用。
图2给出了典型的LVDS接口,这是一种单工方式,必要时也可使用半双
工、多点配置方式,但一般在噪声较小、距离较短的情况下才适用。每个点到点
连接的差分对由一个驱动器、互连器和接收器组成。驱动器和接收器主要完成
TTL信号和LVDS信号之间的转换。互连器包含电缆、PCB上差分导线对以及匹配
电阻。LVDS驱动器由一个驱动差分线对的电流源组成 通常电流为3.5mA),LVDS
接收器具有很高的输入阻抗,因此驱动器输出的电流大部分都流过100Ω 的匹
配电阻,并在接收器的输入端产生大约350mA 的电压。当驱动器翻转时,它改
变流经电阻的电流方向,因此产生有效的逻辑″1″和逻辑″0″状态。低摆幅驱
动信号实现了高速操作并减小了功率消耗,差分信号提供了适当噪声边缘和功率
消耗大幅减少的低压摆幅。功率的大幅降低允许在单个集成电路上集成多个接口
驱动器和接收器。这提高了PCB板的效能,减少了成本。
不管使用的LVDS传输媒质是PCB线对还是电缆,都必须采取措施防止信
号在媒质终端发生反射,同时减少电磁干扰。LVDS要求使用一个与媒质相匹配
的终端电阻(100±20Ω),该电阻终止了环流信号,应该将它尽可能靠近接收
器输入端放置。LVDS驱动器能以超过155.5Mbps的速度驱动双绞线对,距离超
过10m。对速度的实际限制是:①送到驱动器的TTL数据的速度;②媒质的带
宽性能。通常在驱动器侧使用复用器、在接收器侧使用解复用器来实现多个TTL
信道和一个LVDS信道的复用转换,以提高信号速率,降低功耗。并减少传输媒
质和接口数,降低设备复杂性。
LVDS接收器可以承受至少±1V的驱动器与接收器之间的地的电压变化。
由于LVDS驱动器典型的偏置电压为+1.2V,地的电压变化、驱动器偏置电压以及
轻度耦合到的噪声之和,在接收器的输入端相对于接收器的地是共模电压。这个
共模范围是:+0.2V~+2.2V。建议接收器的输入电压范围为:0V~+2.4V。
2 LVDS系统的设计
LVDS系统的设计要求设计者应具备超高速单板设计的经验并了解差分


信号的理论。设计高速差分板并不很困难,下面将简要介绍一下各注意点。
2.1 PCB板
(A)至少使用4层PCB板(从顶层到底层):LVDS信号层、地层、电源
层、TTL信号层;
(B)使TTL信号和LVDS信号相互隔离,否则TTL可能会耦合到LVDS线上,
最好将TTL和LVDS信号放在由电源/地层隔离的不同层上;
(C)使LVDS驱动器和接收器尽可能地靠近连接器的LVDS端;
(D)使用分布式的多个电容来旁路LVDS设备,表面贴电容靠近电源/地
层管脚放置;
(E)电源层和地层应使用粗线,不要使用50Ω布线规则;
(F)保持PCB地线层返回路径宽而短;
(G)应该使用利用地层返回铜线(ground return wire)的电缆连接两个
系统的地层;
(H) 使用多过孔(至少两个)连接到电源层(线)和地层(线),表面贴电容
可以直接焊接到过孔焊盘以减少线头。
2.2 板上导线
(A) 微波传输线(microstrip)和带状线(stripline)都有较好性能;
(B) 微波传输线的优点:一般有更高的差分阻抗、不需要额外的过孔;
(C) 带状线在信号间提供了更好的屏蔽。
2.3 差分线
(A)使用与传输媒质的差分阻抗和终端电阻相匹配的受控阻抗线,并且使
差分线对离开集成芯片后立刻尽可能地相互靠近(距离小于10mm),这样能
减少反射并能确保耦合到的噪声为共模噪声;
(B)使差分线对的长度相互匹配以减少信号扭曲,防止引起信号间的相位
差而导致电磁辐射;
(C)不要仅仅依赖自动布线功能,而应仔细修改以实现差分阻抗匹配并实
现差分线的隔离;
(D)尽量减少过孔和其它会引起线路不连续性的因素;


(E)避免将导致阻值不连续性的90°走线,使用圆弧或45°折线来代替;
(F)在差分线对内,两条线之间的距离应尽可能短,以保持接收器的共模
抑制能力。在印制板上,两条差分线之间的距离应尽可能保持一致,以避免差分
阻抗的不连续性。
2.4 终端
(A)使用终端电阻实现对差分传输线的最大匹配,阻值一般在90~130Ω
之间,系统也需要此终端电阻来产生正常工作的差分电压;
(B)最好使用精度1~2%的表面贴电阻跨接在差分线上,必要时也可使用
两个阻值各为50Ω的电阻,并在中间通过一个电容接地,以滤去共模噪声。
2.5 未使用的管脚
所有未使用的LVDS接收器输入管脚悬空,所有未使用的LVDS和TTL输
出管脚悬空,将未使用的TTL发送/驱动器输入和控制/使能管脚接电源或地。
2.6 媒质(电缆和连接器)选择
(A)使用受控阻抗媒质,差分阻抗约为100Ω,不会引入较大的阻抗不连
续性;
(B)仅就减少噪声和提高信号质量而言,平衡电缆(如双绞线对)通常比
非平衡电缆好;
(C)电缆长度小于0.5m时,大部分电缆都能有效工作,距离在0.5m~10m
之间时,CAT 3(Categiory 3)双绞线对电缆效果好、便宜并且容易买到,距离大
于10m并且要求高速率时,建议使用CAT 5双绞线对。
2.7 在噪声环境中提高可靠性设计
LVDS 接收器在内部提供了可靠性线路,用以保护在接收器输入悬空、接
收器输入短路以及接收器输入匹配等情况下输出可靠。但是,当驱动器三态或者
接收器上的电缆没有连接到驱动器上时,它并没有提供在噪声环境中的可靠性保
证。在此情况下,电缆就变成了浮动的天线,如果电缆感应到的噪声超过LVDS
内部可靠性线路的容限时,接收器就会开关或振荡。如果此种情况发生,建议使
用平衡或屏蔽电缆。另外,也可以外加电阻来提高噪声容限,如图3所示。 图
中R1、R3是可选的外接电阻,用来提高噪声容限,R2≈100Ω。
当然,如果使用内嵌在芯片中的LVDS收发器,由于一般都有控制收发器
是否工作的机制,因而这种悬置不会影响系统。
3 应用实例




LVDS技术目前在高速系统中应用的非常广泛,本文给出一个简单的例子
来看一下具体的连线方式。加拿大PMC公司的DSLAM(数字用户线接入模块)方
案中,利用LVDS技术实现点对点的单板互联,系统结构可扩展性非常好,实现
了线卡上的高集成度,并且完全能够满足业务分散、控制集中带来的大量业务数
据和控制流通信的要求。 图4 描述了该系统线卡与线卡之间、线卡与背板之间
的连线情形,使用的都是单工方式,所以需要两对线来实现双向通信。图中示出
了三种不同连接方式,从上到下分别为:存在对应连接芯片;跨机架时实现终端
匹配;同层机框时实现终端匹配。在接收端串接一个变压器可以减小干扰并避免
LVDS驱动器和接收器地电位差较大的影响。



差分对输入输出,内部有一个恒流源3.5-4mA,在差分线上改变方向来表示0和
1。通过外部的100欧匹配电阻(并在差分线上靠近接收端)转换为±350mV的差
分电平。
LVDS使用注意:可以达到600M以上,PCB要求较高,差分线要求严格等长,差
最好不超过10mil(0.25mm)。100欧电阻离接收端距离不能超过500mil,最好控
制在300mil以内。

下面的电平用的可能不是很多,篇幅关系,只简单做一下介绍。

CML (Current Mode Logic):是内部做好匹配的一种电路,不需再进行匹配。三
极管结构,也是差分线,速度能达到3G以上。只能点对点传输。


CML电平是所有高速数据接口中最简单的一种。其输入和输出是
匹配好的,减少了外围器件,适合于更高频段工作。它的输出结构如图5所示。
CML 接口典型的输出电路是一个差分对形式。该差分对的集电极电阻为50
Ω,输出信号的高低电平切换是靠共发射极差分对的开关控制的。差分对的发射
极到地的恒流源典型值为16 mA。假定CML的输出负载为一个50 Ω上拉电阻,
则单端CML输出信号的摆幅为VCC~VCC-0.4 V。在这种情况下,差分输出信号摆
幅为800 mV。信号摆幅较小,所以功耗很低,CML接口电平功耗低于ECL的12,
而且它的差分信号接口和 ECL、LVDS电平具有类似的特点。
CML到CML之间的连接分两种情况:当收发两端的器件使用相同的电源时,
CML到CML可以采用直流耦合方式,不用加任何器件;当收发两端器件采用不同
电源时,一般要考虑交流耦合, 中间加耦合电容(注意这时选用的耦合电容要
足够大,以避免在较长连0 或连1 情况出现时,接收端差分电压变小)。但它
也有些不足,即由于自身驱动能力有限,CML更适于芯片间较短距离的连接,而
且CML接口实现方式不同用户间差异较大,所以现有器件提供CML接口的数目还
不是非常多。

GTL (Gunning Transceiver Logic):类似CMOS的一种结构,输入为比较器结构,
比较器一端接参考电平,另一端接输入信号。1.2V电源供电。
Vcc=1.2V;VOH>=1.1V;VOL<=0.4V;VIH>=0.85V;VIL<=0.75V
PGTLGTL+:
Vcc=1.5V;VOH>=1.4V;VOL<=0.46V;VIH>=1.2V;VIL<=0.8V

HSTL (High-Speed Transceiver Logic) : 是主要用于QDR存储器的一种电平标
准:一般有V¬CCIO=1.8V和V¬¬CCIO= 1.5V。和上面的GTL相似,
输入为输入为比较器结构,比较器一端接参考电平(VCCIO2),另一端接输入信
号。对参考电平要求比较高(1%精度)。

SSTL (
Stub Series Terminated Logic):
主要用于DDR存储器。和HSTL基本相同。
V¬¬CCIO=2.5V,输入为输入为比较器结构,比较器一端接参考电平
1.25V,另一端接输入信号。对参考电平要求比较高(1%精度)。HSTL和SSTL大
多用在300M以下。

RS232和RS485基本和大家比较熟了,只简单说一下:
RS232采用±12-15V供电,我们电脑后面的串口即为RS232标准。+12V表示0,
-12V表示1。可以用MAX3232等专用芯片转换,也可以用两个三极管加一些外围
电路进行反相和电压匹配。

RS485是一种差分结构,相对RS232有更高的抗干扰能力。传输距离可以达到上
千米。


数字电平标准

现在常用的电平标准有TTL、CMOS、LVTTL、LVCMOS、ECL、PECL、LVPECL、RS232、
RS485等,还有一些速度比较高的 LVDS、GTL、PGTL、CML、HSTL、SSTL等。下
面简单介绍一下各自的供电电源、电平标准以及使用注意事项。

TTL:Transistor-Transistor Logic 三极管结构。
Vcc:5V;VOH>=2.4V;VOL<=0.5V;VIH>=2V;VIL<=0.8V。
因为2.4V与5V之间还有很大空闲,对改善噪声容限并没什么好处,又会白白增
大系统功耗,还会影响速度。所以后来就把一部分“砍”掉了。也就是后面的
LVTTL。
LVTTL又分3.3V、2.5V以及更低电压的LVTTL(Low Voltage TTL)。

3.3V LVTTL:
Vcc:3.3V;VOH>=2.4V;VOL<=0.4V;VIH>=2V;VIL<=0.8V。

2.5V LVTTL:
Vcc:2.5V;VOH>=2.0V;VOL<=0.2V;VIH>=1.7V;VIL<=0.7V。
更低的LVTTL不常用就先不讲了。多用在处理器等高速芯片,使用时查看芯片手
册就OK了。

TTL使用注意:
TTL电平一般过冲都会比较严重,可能在始端串22欧或33欧电
阻;
TTL电平输入脚悬空时是内部认为是高电平。要下拉的话应用1k以下
电阻下拉。
TTL输出不能驱动CMOS输入。

CMOS:Complementary Metal Oxide Semiconductor PMOS+MOS。
Vcc:5V;VOH>=4.45V;VOL<=0.5V;VIH>=3.5V;VIL<=1.5V。
相对TTL有了更大的噪声容限,输入阻抗远大于TTL输入阻抗。对应3.3V LVTTL,
出现了LVCMOS,可以与3.3V的LVTTL直接相互驱动。

3.3V LVCMOS:
Vcc:3.3V;VOH>=3.2V;VOL<=0.1V;VIH>=2.0V;VIL<=0.7V。

2.5V LVCMOS:
Vcc:2.5V;VOH>=2V;VOL<=0.1V;VIH>=1.7V;VIL<=0.7V。

CMOS使用注意:CMOS结构内部寄生有可控硅结构,当输入或输入管脚高于VCC
一定值(比如一些芯片是0.7V)时,电流足够大的话,可能引起闩锁效应,导致
芯片的烧毁。

ECL:Emitter Coupled Logic 发射极耦合逻辑电路(差分结构)


Vcc=0V;Vee:-5.2V;VOH=-0.88V;VOL=-1.72V;VIH=-1.24V;VIL=-1.36V。
速度快,驱动能力强,噪声小,很容易达到几百M的应用。但是功耗大,需要负
电源。为简化电源,出现了PECL(Positive ECL结构,改用正电压供电)和LVPECL。
什么是ECL?
ECL电路是射极耦合逻辑(Emitter Couple Logic)集成电路的简称 与
TTL电路不同,ECL电路的最大特点是其基本门电路工作在非饱和状态 所以,ECL
电路的最大优点是具有相当高的速度 这种电路的平均延迟时间可达几个毫微秒
甚至亚毫微秒数量级 这使得ECL集成电路在高速和超高速数字系统中充当无以
匹敌的角。

图1


电路结构及工作原理

电路结构及工作原理与其它数字集成电路一样,ECL集成电路的逻辑功
能也可以归结为基本门电路的工作过程。ECL 集成电路的基本门为一差分管对,


其电路形式如下图所示:

o
图中 第I部分为基本门电路,完成“或或非”功能;
第II部分为射级跟随器,完成输出及隔离功能;
第III部分为基准源电路具有温度补偿功能。
ECL 集成电路的特点
o
o
o
o
o
在正常工作状态下,ECL电路中的晶体管是工作于线性区或截止区的。因
此,ECL集成电路被称为非饱和型逻.
ECL电路的逻辑摆幅较小(仅约 0.8V ,而 TTL 的逻辑摆幅约为 2.0V ),
当电路从一种状态过渡到另一种状态时,对寄生电容的充放电时间将减
少,这也是ECL电路具有高开关速度的重要原因。但逻辑摆幅小,对抗干
扰能力不利。
由于单元门的开关管对是轮流导通的,对整个电路来讲没有“截止”状
态,所以单元电路的功耗较大。
从电路的逻辑功能来看, ECL 集成电路具有互补的输出,这意味着同时
可以获得两种逻辑电平输出,这将大大简化逻辑系统的设计。
ECL 集成电路的开关管对的发射极具有很大的反馈电阻,又是射极跟随器
输出,故这种电路具有很 高的输入阻抗和低的输出阻抗。射极跟随器输
出同时还具有对逻辑信号的缓冲作用。
带有射随输出结构的典型输入输出接口电路,如图2所示。



ECL电路的最大特点是其基本门电路工作在非饱和状态,因此ECL又称为非饱和
性逻辑。也正因为如此,ECL电路的最大优点是具有相当高的速度。这种电路的
平均延迟时间可达几个ns数量级甚至更少。传统的ECL以VCC为零电压,VEE
为-5.2 V电源,VOH=VCC-0.9 V=-0.9 V,VOL=VCC-1.7 V=-1.7 V,所以ECL电
路的逻辑摆幅较小(仅约0.8 V)。当电路从一种状态过渡到另一种状态时,对
寄生电容的充放电时间将减少,这也是ECL电路具有高开关速度的重要原因。另
外,ECL电路是由一个差分对管和一对射随器组成的,所以输入阻抗大,输出阻
抗小,驱动能力强,信号检测能力高,差分输出,抗共模干扰能力强;但是由于
单元门的开关管对是轮流导通的,对整个电路来讲没有“截止”状态,所以电路
的功耗较大。

如果省掉ECL电路中的负电源,采用正电源的系统(+5 V),可将VCC接到正
电源而VEE接到零点。这样的电平通常被称为PECL(Positive Emitter Coupled
Logic)。如果采用+3.3 V供电,则称为LVPECL。当然,此时高低电平的定义也
是不同的。它的电路如图3、4所示。其中,输出射随器工作在正电源范围内,
其电流始终存在。这样有利于提高开关速度,而且标准的输出负载是接50Ω至


VCC-2 V的电平上。
在使用PECL 电路时要注意加电源去耦电路,以免受噪声的干扰。输出采用
交流耦合还是直流耦合,对负载网络的形式将会提出不同的需求。直流耦合的接
口电路有两种工作模式:其一,对应于近距离传送的情况,采用发送端加到地偏
置电阻,接收端加端接电阻模式;其二,对应于较远距离传送的情况,采用接收
端通过电阻对提供截止电平VTT 和50 Ω的匹配负载的模式。以上都有标准的
工作模式可供参考,不必赘述。对于交流耦合的接口电路,也有一种标准工作模
式,即发送端加到地偏置电阻,耦合电容靠近发送端放置,接收端通过电阻对提
供共模电平VBB 和50 Ω的匹配负载的模式。
(P)ECL是高速领域内一种十分重要的逻辑电路,它的优良特性使它广泛应
用于高速计算机、高速计数器、数字通信系统、雷达、测量仪器和频率合成器等
方面。
PECL:PseudoPositive ECL
Vcc=5V;VOH=4.12V;VOL=3.28V;VIH=3.78V;VIL=3.64V

LVPELC:Low Voltage PECL
Vcc=3.3V;VOH=2.42V;VOL=1.58V;VIH=2.06V;VIL=1.94V

ECL、PECL、LVPECL使用注意:不同电平不能直接驱动。中间可用交流耦合、电
阻网络或专用芯片进行转换。以上三种均为射随输出结构,必须有电阻拉到一个
直流偏置电压。(如多用于时钟的LVPECL:直流匹配时用130欧上拉,同时用82
欧下拉;交流匹配时用82欧上拉,同时用130欧下拉。但两种方式工作后直流
电平都在1.95V左右。)
前面的电平标准摆幅都比较大,为降低电磁辐射,同时提高开关速度又推出LVDS
电平标准。
LVDS:Low Voltage Differential Signaling
1 LVDS介绍
LVDS(Low Voltage Differential Signaling)是一种低摆幅的差分信号
技术,它使得信号能在差分PCB线对或平衡电缆上以几百Mbps的速率传输,其
低压幅和低电流驱动输出实现了低噪声和低功耗。
几十年来,5V供电的使用简化了不同技术和厂商逻辑电路之间的接口。
然而,随着集成电路的发展和对更高数据速率的要求,低压供电成为急需。降低
供电电压不仅减少了高密度集成电路的功率消耗,而且减少了芯片内部的散热,
有助于提高集成度。
减少供电电压和逻辑电压摆幅的一个极好例子是低压差分信号(LVDS)。
LVDS物理接口使用1.2V偏置提供400mV摆幅的信号(使用差分信号的原因是噪
声以共模的方式在一对差分线上耦合出现,并在接收器中相减从而可消除噪声)。


LVDS驱动和接收器不依赖于特定的供电电压,因此它很容易迁移到低压供电的
系统中去,而性能不变。作为比较,ECL和PECL技术依赖于供电电压,ECL要求
负的供电电压,PECL参考正的供电电压总线上电压值(Vcc)而定。而GLVDS是
一种发展中的标准尚未确定的新技术,使用500mV的供电电压可提供250mV 的
信号摆幅。
LVDS在两个标准中定义。IEEE P1596.3(1996年3月通过),主要面向
SCI(Scalable Coherent Interface),定义了LVDS的电特性,还定义了SCI协
议中包交换时的编码;ASIEIAEIA-644(1995年11月通过),主要定义了LVDS
的电特性,并建议了655Mbps的最大速率和1.823Gbps的无失真媒质上的理论极
限速率。在两个标准中都指定了与物理媒质无关的特性,这意味着只要媒质在指
定的噪声边缘和歪斜容忍范围内发送信号到接收器,接口都能正常工作。 LVDS
具有许多优点:①终端适配容易;②功耗低;③具有fail-safe特性确保可靠性;
④低成本;⑤高速传送。这些特性使得LVDS在计算机、通信设备、消费电子等
方面得到了广泛应用。
图2给出了典型的LVDS接口,这是一种单工方式,必要时也可使用半双
工、多点配置方式,但一般在噪声较小、距离较短的情况下才适用。每个点到点
连接的差分对由一个驱动器、互连器和接收器组成。驱动器和接收器主要完成
TTL信号和LVDS信号之间的转换。互连器包含电缆、PCB上差分导线对以及匹配
电阻。LVDS驱动器由一个驱动差分线对的电流源组成 通常电流为3.5mA),LVDS
接收器具有很高的输入阻抗,因此驱动器输出的电流大部分都流过100Ω 的匹
配电阻,并在接收器的输入端产生大约350mA 的电压。当驱动器翻转时,它改
变流经电阻的电流方向,因此产生有效的逻辑″1″和逻辑″0″状态。低摆幅驱
动信号实现了高速操作并减小了功率消耗,差分信号提供了适当噪声边缘和功率
消耗大幅减少的低压摆幅。功率的大幅降低允许在单个集成电路上集成多个接口
驱动器和接收器。这提高了PCB板的效能,减少了成本。
不管使用的LVDS传输媒质是PCB线对还是电缆,都必须采取措施防止信
号在媒质终端发生反射,同时减少电磁干扰。LVDS要求使用一个与媒质相匹配
的终端电阻(100±20Ω),该电阻终止了环流信号,应该将它尽可能靠近接收
器输入端放置。LVDS驱动器能以超过155.5Mbps的速度驱动双绞线对,距离超
过10m。对速度的实际限制是:①送到驱动器的TTL数据的速度;②媒质的带
宽性能。通常在驱动器侧使用复用器、在接收器侧使用解复用器来实现多个TTL
信道和一个LVDS信道的复用转换,以提高信号速率,降低功耗。并减少传输媒
质和接口数,降低设备复杂性。
LVDS接收器可以承受至少±1V的驱动器与接收器之间的地的电压变化。
由于LVDS驱动器典型的偏置电压为+1.2V,地的电压变化、驱动器偏置电压以及
轻度耦合到的噪声之和,在接收器的输入端相对于接收器的地是共模电压。这个
共模范围是:+0.2V~+2.2V。建议接收器的输入电压范围为:0V~+2.4V。
2 LVDS系统的设计
LVDS系统的设计要求设计者应具备超高速单板设计的经验并了解差分


信号的理论。设计高速差分板并不很困难,下面将简要介绍一下各注意点。
2.1 PCB板
(A)至少使用4层PCB板(从顶层到底层):LVDS信号层、地层、电源
层、TTL信号层;
(B)使TTL信号和LVDS信号相互隔离,否则TTL可能会耦合到LVDS线上,
最好将TTL和LVDS信号放在由电源/地层隔离的不同层上;
(C)使LVDS驱动器和接收器尽可能地靠近连接器的LVDS端;
(D)使用分布式的多个电容来旁路LVDS设备,表面贴电容靠近电源/地
层管脚放置;
(E)电源层和地层应使用粗线,不要使用50Ω布线规则;
(F)保持PCB地线层返回路径宽而短;
(G)应该使用利用地层返回铜线(ground return wire)的电缆连接两个
系统的地层;
(H) 使用多过孔(至少两个)连接到电源层(线)和地层(线),表面贴电容
可以直接焊接到过孔焊盘以减少线头。
2.2 板上导线
(A) 微波传输线(microstrip)和带状线(stripline)都有较好性能;
(B) 微波传输线的优点:一般有更高的差分阻抗、不需要额外的过孔;
(C) 带状线在信号间提供了更好的屏蔽。
2.3 差分线
(A)使用与传输媒质的差分阻抗和终端电阻相匹配的受控阻抗线,并且使
差分线对离开集成芯片后立刻尽可能地相互靠近(距离小于10mm),这样能
减少反射并能确保耦合到的噪声为共模噪声;
(B)使差分线对的长度相互匹配以减少信号扭曲,防止引起信号间的相位
差而导致电磁辐射;
(C)不要仅仅依赖自动布线功能,而应仔细修改以实现差分阻抗匹配并实
现差分线的隔离;
(D)尽量减少过孔和其它会引起线路不连续性的因素;


(E)避免将导致阻值不连续性的90°走线,使用圆弧或45°折线来代替;
(F)在差分线对内,两条线之间的距离应尽可能短,以保持接收器的共模
抑制能力。在印制板上,两条差分线之间的距离应尽可能保持一致,以避免差分
阻抗的不连续性。
2.4 终端
(A)使用终端电阻实现对差分传输线的最大匹配,阻值一般在90~130Ω
之间,系统也需要此终端电阻来产生正常工作的差分电压;
(B)最好使用精度1~2%的表面贴电阻跨接在差分线上,必要时也可使用
两个阻值各为50Ω的电阻,并在中间通过一个电容接地,以滤去共模噪声。
2.5 未使用的管脚
所有未使用的LVDS接收器输入管脚悬空,所有未使用的LVDS和TTL输
出管脚悬空,将未使用的TTL发送/驱动器输入和控制/使能管脚接电源或地。
2.6 媒质(电缆和连接器)选择
(A)使用受控阻抗媒质,差分阻抗约为100Ω,不会引入较大的阻抗不连
续性;
(B)仅就减少噪声和提高信号质量而言,平衡电缆(如双绞线对)通常比
非平衡电缆好;
(C)电缆长度小于0.5m时,大部分电缆都能有效工作,距离在0.5m~10m
之间时,CAT 3(Categiory 3)双绞线对电缆效果好、便宜并且容易买到,距离大
于10m并且要求高速率时,建议使用CAT 5双绞线对。
2.7 在噪声环境中提高可靠性设计
LVDS 接收器在内部提供了可靠性线路,用以保护在接收器输入悬空、接
收器输入短路以及接收器输入匹配等情况下输出可靠。但是,当驱动器三态或者
接收器上的电缆没有连接到驱动器上时,它并没有提供在噪声环境中的可靠性保
证。在此情况下,电缆就变成了浮动的天线,如果电缆感应到的噪声超过LVDS
内部可靠性线路的容限时,接收器就会开关或振荡。如果此种情况发生,建议使
用平衡或屏蔽电缆。另外,也可以外加电阻来提高噪声容限,如图3所示。 图
中R1、R3是可选的外接电阻,用来提高噪声容限,R2≈100Ω。
当然,如果使用内嵌在芯片中的LVDS收发器,由于一般都有控制收发器
是否工作的机制,因而这种悬置不会影响系统。
3 应用实例




LVDS技术目前在高速系统中应用的非常广泛,本文给出一个简单的例子
来看一下具体的连线方式。加拿大PMC公司的DSLAM(数字用户线接入模块)方
案中,利用LVDS技术实现点对点的单板互联,系统结构可扩展性非常好,实现
了线卡上的高集成度,并且完全能够满足业务分散、控制集中带来的大量业务数
据和控制流通信的要求。 图4 描述了该系统线卡与线卡之间、线卡与背板之间
的连线情形,使用的都是单工方式,所以需要两对线来实现双向通信。图中示出
了三种不同连接方式,从上到下分别为:存在对应连接芯片;跨机架时实现终端
匹配;同层机框时实现终端匹配。在接收端串接一个变压器可以减小干扰并避免
LVDS驱动器和接收器地电位差较大的影响。



差分对输入输出,内部有一个恒流源3.5-4mA,在差分线上改变方向来表示0和
1。通过外部的100欧匹配电阻(并在差分线上靠近接收端)转换为±350mV的差
分电平。
LVDS使用注意:可以达到600M以上,PCB要求较高,差分线要求严格等长,差
最好不超过10mil(0.25mm)。100欧电阻离接收端距离不能超过500mil,最好控
制在300mil以内。

下面的电平用的可能不是很多,篇幅关系,只简单做一下介绍。

CML (Current Mode Logic):是内部做好匹配的一种电路,不需再进行匹配。三
极管结构,也是差分线,速度能达到3G以上。只能点对点传输。


CML电平是所有高速数据接口中最简单的一种。其输入和输出是
匹配好的,减少了外围器件,适合于更高频段工作。它的输出结构如图5所示。
CML 接口典型的输出电路是一个差分对形式。该差分对的集电极电阻为50
Ω,输出信号的高低电平切换是靠共发射极差分对的开关控制的。差分对的发射
极到地的恒流源典型值为16 mA。假定CML的输出负载为一个50 Ω上拉电阻,
则单端CML输出信号的摆幅为VCC~VCC-0.4 V。在这种情况下,差分输出信号摆
幅为800 mV。信号摆幅较小,所以功耗很低,CML接口电平功耗低于ECL的12,
而且它的差分信号接口和 ECL、LVDS电平具有类似的特点。
CML到CML之间的连接分两种情况:当收发两端的器件使用相同的电源时,
CML到CML可以采用直流耦合方式,不用加任何器件;当收发两端器件采用不同
电源时,一般要考虑交流耦合, 中间加耦合电容(注意这时选用的耦合电容要
足够大,以避免在较长连0 或连1 情况出现时,接收端差分电压变小)。但它
也有些不足,即由于自身驱动能力有限,CML更适于芯片间较短距离的连接,而
且CML接口实现方式不同用户间差异较大,所以现有器件提供CML接口的数目还
不是非常多。

GTL (Gunning Transceiver Logic):类似CMOS的一种结构,输入为比较器结构,
比较器一端接参考电平,另一端接输入信号。1.2V电源供电。
Vcc=1.2V;VOH>=1.1V;VOL<=0.4V;VIH>=0.85V;VIL<=0.75V
PGTLGTL+:
Vcc=1.5V;VOH>=1.4V;VOL<=0.46V;VIH>=1.2V;VIL<=0.8V

HSTL (High-Speed Transceiver Logic) : 是主要用于QDR存储器的一种电平标
准:一般有V¬CCIO=1.8V和V¬¬CCIO= 1.5V。和上面的GTL相似,
输入为输入为比较器结构,比较器一端接参考电平(VCCIO2),另一端接输入信
号。对参考电平要求比较高(1%精度)。

SSTL (
Stub Series Terminated Logic):
主要用于DDR存储器。和HSTL基本相同。
V¬¬CCIO=2.5V,输入为输入为比较器结构,比较器一端接参考电平
1.25V,另一端接输入信号。对参考电平要求比较高(1%精度)。HSTL和SSTL大
多用在300M以下。

RS232和RS485基本和大家比较熟了,只简单说一下:
RS232采用±12-15V供电,我们电脑后面的串口即为RS232标准。+12V表示0,
-12V表示1。可以用MAX3232等专用芯片转换,也可以用两个三极管加一些外围
电路进行反相和电压匹配。

RS485是一种差分结构,相对RS232有更高的抗干扰能力。传输距离可以达到上
千米。

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数字电平标准

发布时间:2022-03-29 21:55:16
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闲梦江南梅熟日V铁粉1 minute ago Google Chrome 93.0.4577.82 Windows 10 x64
LVCMOS
电脑传真软件V铁粉24 minutes ago Google Chrome 93.0.4577.82 Windows 10 x64
下面简单介绍一下各自的供电电源
再次飞升V铁粉19 minutes ago Google Chrome 93.0.4577.82 Windows 10 x64
CMOS
招商银行简介V铁粉1 minute ago Google Chrome 93.0.4577.82 Windows 10 x64
Vcc:5V;VOH>=2.4V;VOL=2V;VIL=2.4V;VOL=2V;VIL=2.0V;VOL=1.7V;VIL=4.45V;VOL=3.5V;VIL=3.2V;VOL=2.0V;VIL=2V;VOL=1.7V;VIL=1.1V;VOL=0.85V;VIL=1.4V;VOL=1.2V;VIL=2.4V;VOL=2V;VIL=2.4V;VOL=2V;VIL=2.0V;VOL=1.7V;VIL=4.45V;VOL=3.5V;VIL=3.2V;VOL=2.0V;VIL=2V;VOL=1.7V;VIL=1.1V;VOL=0.85V;VIL=1.4V;VOL=1.2V;VIL

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