逻辑电平LVDS

文章描述:-2022年3月29日发(作者:秦嘉) 在通用的电子器件设备中,TTL和CMOS电路的应用非常广泛。但是面对现在系统日益复杂,传输的数据量越来越大,实时性要求越来越高,传输距离越来越长的发展趋势,掌握高速数据传输的逻辑电平知识和设计能力就显得更加迫切了。 1 几种常用高速逻辑电平 1.1LVDS电平 LVDS(Low Voltage Differential Signal)即低电压差分

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逻辑电平LVDS2022年3月29日发(作者:秦嘉)


在通用的电子器件设备中,TTL和CMOS电路的应用非常广泛。但是面对现在系统日益复杂,
传输的数据量越来越大,实时性要求越来越高,传输距离越来越长的发展趋势,掌握高速数据传
输的逻辑电平知识和设计能力就显得更加迫切了。
1 几种常用高速逻辑电平
1.1LVDS电平
LVDS(Low Voltage Differential Signal)即低电压差分信号,LVDS接口又称RS644总线
接口,是20世纪90年代才出现的一种数据传输和接口技术。
摘要 LVDS、ECL、CML等是目前应用较多的几种用于高速传输的逻辑电平。本文介绍每种逻辑
电平的接口原理、特点、设计及应用场合,归纳比较它们的特性,最后举例说明不同逻辑电平之间
的互连。
关键词 LVDS ECL CML 逻辑电平
在通用的电子器件设备中,TTL和CMOS电路的应用非常广泛。但是面对现在系统日益复杂,
传输的数据量越来越大,实时性要求越来越高,传输距离越来越长的发展趋势,掌握高速数据传输
的逻辑电平知识和设计能力就显得更加迫切了。
1 几种常用高速逻辑电平
1.1 LVDS电平
LVDS(Low Voltage Differential Signal)即低电压差分信号,LVDS接口又称RS644总线接
口,是20世纪90年代才出现的一种数据传输和接口技术。
LVDS的典型工作原理如图1所示。最基本的LVDS器件就是LVDS驱动器和接收器。LVDS
的驱动器由驱动差分线对的电流源组成,电流通常为3.5 mA。LVDS接收器具有很高的输入阻抗,
因此驱动器输出的大部分电流都流过100 Ω的匹配电阻,并在接收器的输入端产生大约350 mV
的电压。当驱动器翻转时,它改变流经电阻的电流方向,因此产生有效的逻辑“1”和逻辑“0”状态。

图1 LVDS驱动器与接收器互连示意
LVDS技术在两个标准中被定义:ASITIAEIA644 (1995年11月通过)和IEEE P1596.3
(1996年3月通过)。这两个标准中都着重定义了LVDS的电特性,包括:


① 低摆幅(约为350 mV)。低电流驱动模式意味着可实现高速传输。ASITIAEIA644
建议了655 Mbs的最大速率和1.923 Gbs的无失真通道上的理论极限速率。
② 低压摆幅。恒流源电流驱动,把输出电流限制到约为3.5 mA左右,使跳变期间的尖峰干
扰最小,因而产生的功耗非常小。这允许集成电路密度的进一步提高,即提高了PCB板的效能,减
少了成本。
③ 具有相对较慢的边缘速率(dVdt约为0.300 V0.3 ns,即为1 Vns),同时采用差分传
输形式,使其信号噪声和EMI都大为减少,同时也具有较强的抗干扰能力。
所以,LVDS具有高速、超低功耗、低噪声和低成本的优良特性。
LVDS的应用模式可以有四种形式:
① 单向点对点(pointtopoint),这是典型的应用模式。
② 双向点对点(pointtopoint),能通过一对双绞线实现双向的半双工通信。可以由标
准的LVDS的驱动器和接收器构成;但更好的办法是采用总线LVDS驱动器,即BLVDS,这是为总线
两端都接负载而设计的。
③ 多分支形式(multidrop),即一个驱动器连接多个接收器。当有相同的数据要传给多个负
载时,可以采用这种应用形式。
④ 多点结构(multipoint)。此时多点总线支持多个驱动器,也可以采用BLVDS驱动器。它
可以提供双向的半双工通信,但是在任一时刻,只能有一个驱动器工作。因而发送的优先权和总线
的仲裁协议都需要依据不同的应用场合,选用不同的软件协议和硬件方案。
为了支持LVDS的多点应用,即多分支结构和多点结构,2001年新推出的多点低压差分信号
(MLVDS)国际标准ASITIAEIA 8992001,规定了用于多分支结构和多点结构的MLVDS器件
的标准,目前已有一些MLVDS器件面世。
LVDS技术的应用领域也日渐普遍。在高速系统内部、系统背板互连和电缆传输应用中,驱动
器、接收器、收发器、并串转换器串并转换器以及其他LVDS器件的应用正日益广泛。接口芯
片供应商正推进LVDS作为下一代基础设施的基本构造模块,以支持手机、中心局交换设备
以及网络主机和计算机、工作站之间的互连。
1.2 ECL电平
ECL(EmitterCoupled Logic)即射极耦合逻辑,是带有射随输出结构的典型输入输出接口电路,
如图2所示。



图2 ECL驱动器与接收器连接示意
ECL电路的最大特点是其基本门电路工作在非饱和状态,因此ECL又称为非饱和性逻辑。也
正因为如此,ECL电路的最大优点是具有相当高的速度。这种电路的平均延迟时间可达几个ns数
量级甚至更少。传统的ECL以VCC为零电压,VEE为-5.2 V电源,VOH=VCC-0.9 V=-0.9 V,VOL
=VCC-1.7 V=-1.7 V,所以ECL电路的逻辑摆幅较小(仅约0.8 V)。当电路从一种状态过渡到
另一种状态时,对寄生电容的充放电时间将减少,这也是ECL电路具有高开关速度的重要原因。另
外,ECL电路是由一个差分对管和一对射随器组成的,所以输入阻抗大,输出阻抗小,驱动能力强,信
号检测能力高,差分输出,抗共模干扰能力强;但是由于单元门的开关管对是轮流导通的,对整个电
路来讲没有“截止”状态,所以电路的功耗较大。
如果省掉ECL电路中的负电源,采用正电源的系统(+5 V),可将VCC接到正电源而VEE接到
零点。这样的电平通常被称为PECL(Positive Emitter Coupled Logic)。如果采用+3.3 V供电,
则称为LVPECL。当然,此时高低电平的定义也是不同的。它的电路如图3、4所示。其中,输出射
随器工作在正电源范围内,其电流始终存在。这样有利于提高开关速度,而且标准的输出负载是接
50Ω至VCC-2 V的电平上。
在使用PECL 电路时要注意加电源去耦电路,以免受噪声的干扰。输出采用交流耦合还是直
流耦合,对负载网络的形式将会提出不同的需求。直流耦合的接口电路有两种工作模式:其一,对
应于近距离传送的情况,采用发送端加到地偏置电阻,接收端加端接电阻模式;其二,对应于较远距
离传送的情况,采用接收端通过电阻对提供截止电平VTT 和50 Ω的匹配负载的模式。以上都有
标准的工作模式可供参考,不必赘述。对于交流耦合的接口电路,也有一种标准工作模式,即发送端
加到地偏置电阻,耦合电容靠近发送端放置,接收端通过电阻对提供共模电平VBB 和50 Ω的匹
配负载的模式。
(P)ECL是高速领域内一种十分重要的逻辑电路,它的优良特性使它广泛应用于高速计算机、
高速计数器、数字通信系统、雷达、测量仪器和频率合成器等方面。
1.3 CML电平
CML电平是所有高速数据接口中最简单的一种。其输入和输出是匹配好的,减少了外围器件,
适合于更高频段工作。它的输出结构如图5所示。


CML 接口典型的输出电路是一个差分对形式。该差分对的集电极电阻为50 Ω,输出信号的
高低电平切换是靠共发射极差分对的开关控制的。差分对的发射极到地的恒流源典型值为16 m
A。假定CML的输出负载为一个50 Ω上拉电阻,则单端CML输出信号的摆幅为VCC~VCC-0.4
V。在这种情况下,差分输出信号摆幅为800 mV。信号摆幅较小,所以功耗很低,CML接口电平功
耗低于ECL的12,而且它的差分信号接口和 ECL、LVDS电平具有类似的特点。
CML到CML之间的连接分两种情况:当收发两端的器件使用相同的电源时,CML到CML可
以采用直流耦合方式,不用加任何器件;当收发两端器件采用不同电源时,一般要考虑交流耦合,
中间加耦合电容(注意这时选用的耦合电容要足够大,以避免在较长连0 或连1 情况出现时,接
收端差分电压变小)。

图3 PECL输出结构

图4 PECL输入结构 图5 CML输出结构
但它也有些不足,即由于自身驱动能力有限,CML更适于芯片间较短距离的连接,而且CML接
口实现方式不同用户间差异较大,所以现有器件提供CML接口的数目还不是非常多。
2 各种逻辑电平之间的比较和互连转化
2.1 各种逻辑电平之间的比较
这几种高速逻辑电平在目前都有应用,但它们在总线结构、功率消耗、传输速率、耦合方式
等方面都各有特点。为了便于应用比较,现归纳以上三类电平各方面的特点,如表1所列。


表1 三种逻辑电平特点比较

2.2 各种逻辑电平之间的互连
这三类电平在互连时,首先要考虑的就是它们的电平大小和电平摆幅各不一样,必须使输出
电平经过中间的电阻转换网络后落在输入电平的有效范围内。各种电平的摆幅比较如图6所示。

图6 各种高速电平的偏置摆幅比较
其次,电阻网络要考虑到匹配问题。例如我们知道,当负载是50 Ω接到VCC-2 V 时,LVPECL
的输出性能是最优的,因此考虑的电阻网络应该与最优负载等效;LVDS 的输入差分阻抗为100
Ω,或者每个单端到虚拟地为50 Ω,该阻抗不提供直流通路,这里意味着LVDS输入交流阻抗与直
流阻抗不等,电阻值的选取还必须根据直流或交流耦合的不同情况作不同的选取。另外,电阻网络
还必须与传输线匹配。
另一个问题是电阻网络需要在功耗和速度方面折中考虑:既允许电路在较高的速度下工作,
又尽量不出现功耗过大。
下面以图7所示的LVPECL到LVDS的直流耦合连接为例,来说明以上所讨论的原则。



图7 LVPECL到LVDS的直流耦合连接及等效电路
传输线阻抗匹配原则:

根据LVPCEL输出最优性能:

降低LVPECL摆幅以适应LVDS的输入范围:

根据实际情况,选择满足以上约束条件的电阻值,例如当传输线特征阻抗为50 Ω时,可取R1
=120 Ω,R2=58 Ω,R3=20 Ω即能完成互连。
由于LVDS 通常用作并联数据的传输,数据速率为155 Mbps、622 Mbps或1.25 Gbps;而C
ML 常用来做串行数据的传输,数据速率为2.5 Gbps或10 Gbps。一般情况下,在传输系统中没
有CML和LVDS 的互连问题。
结语
本文粗浅地讨论了几种目前应用较多的高速电平技术。复杂高速的通信系统背板,大屏幕平
板显示系统,海量数据的实时传输等等都需要采用新高速电平技术。随着社会的发展,新高速电平
技术必将得到越来越广泛的应用。
参考文献


在通用的电子器件设备中,TTL和CMOS电路的应用非常广泛。但是面对现在系统日益复杂,
传输的数据量越来越大,实时性要求越来越高,传输距离越来越长的发展趋势,掌握高速数据传
输的逻辑电平知识和设计能力就显得更加迫切了。
1 几种常用高速逻辑电平
1.1LVDS电平
LVDS(Low Voltage Differential Signal)即低电压差分信号,LVDS接口又称RS644总线
接口,是20世纪90年代才出现的一种数据传输和接口技术。
摘要 LVDS、ECL、CML等是目前应用较多的几种用于高速传输的逻辑电平。本文介绍每种逻辑
电平的接口原理、特点、设计及应用场合,归纳比较它们的特性,最后举例说明不同逻辑电平之间
的互连。
关键词 LVDS ECL CML 逻辑电平
在通用的电子器件设备中,TTL和CMOS电路的应用非常广泛。但是面对现在系统日益复杂,
传输的数据量越来越大,实时性要求越来越高,传输距离越来越长的发展趋势,掌握高速数据传输
的逻辑电平知识和设计能力就显得更加迫切了。
1 几种常用高速逻辑电平
1.1 LVDS电平
LVDS(Low Voltage Differential Signal)即低电压差分信号,LVDS接口又称RS644总线接
口,是20世纪90年代才出现的一种数据传输和接口技术。
LVDS的典型工作原理如图1所示。最基本的LVDS器件就是LVDS驱动器和接收器。LVDS
的驱动器由驱动差分线对的电流源组成,电流通常为3.5 mA。LVDS接收器具有很高的输入阻抗,
因此驱动器输出的大部分电流都流过100 Ω的匹配电阻,并在接收器的输入端产生大约350 mV
的电压。当驱动器翻转时,它改变流经电阻的电流方向,因此产生有效的逻辑“1”和逻辑“0”状态。

图1 LVDS驱动器与接收器互连示意
LVDS技术在两个标准中被定义:ASITIAEIA644 (1995年11月通过)和IEEE P1596.3
(1996年3月通过)。这两个标准中都着重定义了LVDS的电特性,包括:


① 低摆幅(约为350 mV)。低电流驱动模式意味着可实现高速传输。ASITIAEIA644
建议了655 Mbs的最大速率和1.923 Gbs的无失真通道上的理论极限速率。
② 低压摆幅。恒流源电流驱动,把输出电流限制到约为3.5 mA左右,使跳变期间的尖峰干
扰最小,因而产生的功耗非常小。这允许集成电路密度的进一步提高,即提高了PCB板的效能,减
少了成本。
③ 具有相对较慢的边缘速率(dVdt约为0.300 V0.3 ns,即为1 Vns),同时采用差分传
输形式,使其信号噪声和EMI都大为减少,同时也具有较强的抗干扰能力。
所以,LVDS具有高速、超低功耗、低噪声和低成本的优良特性。
LVDS的应用模式可以有四种形式:
① 单向点对点(pointtopoint),这是典型的应用模式。
② 双向点对点(pointtopoint),能通过一对双绞线实现双向的半双工通信。可以由标
准的LVDS的驱动器和接收器构成;但更好的办法是采用总线LVDS驱动器,即BLVDS,这是为总线
两端都接负载而设计的。
③ 多分支形式(multidrop),即一个驱动器连接多个接收器。当有相同的数据要传给多个负
载时,可以采用这种应用形式。
④ 多点结构(multipoint)。此时多点总线支持多个驱动器,也可以采用BLVDS驱动器。它
可以提供双向的半双工通信,但是在任一时刻,只能有一个驱动器工作。因而发送的优先权和总线
的仲裁协议都需要依据不同的应用场合,选用不同的软件协议和硬件方案。
为了支持LVDS的多点应用,即多分支结构和多点结构,2001年新推出的多点低压差分信号
(MLVDS)国际标准ASITIAEIA 8992001,规定了用于多分支结构和多点结构的MLVDS器件
的标准,目前已有一些MLVDS器件面世。
LVDS技术的应用领域也日渐普遍。在高速系统内部、系统背板互连和电缆传输应用中,驱动
器、接收器、收发器、并串转换器串并转换器以及其他LVDS器件的应用正日益广泛。接口芯
片供应商正推进LVDS作为下一代基础设施的基本构造模块,以支持手机、中心局交换设备
以及网络主机和计算机、工作站之间的互连。
1.2 ECL电平
ECL(EmitterCoupled Logic)即射极耦合逻辑,是带有射随输出结构的典型输入输出接口电路,
如图2所示。



图2 ECL驱动器与接收器连接示意
ECL电路的最大特点是其基本门电路工作在非饱和状态,因此ECL又称为非饱和性逻辑。也
正因为如此,ECL电路的最大优点是具有相当高的速度。这种电路的平均延迟时间可达几个ns数
量级甚至更少。传统的ECL以VCC为零电压,VEE为-5.2 V电源,VOH=VCC-0.9 V=-0.9 V,VOL
=VCC-1.7 V=-1.7 V,所以ECL电路的逻辑摆幅较小(仅约0.8 V)。当电路从一种状态过渡到
另一种状态时,对寄生电容的充放电时间将减少,这也是ECL电路具有高开关速度的重要原因。另
外,ECL电路是由一个差分对管和一对射随器组成的,所以输入阻抗大,输出阻抗小,驱动能力强,信
号检测能力高,差分输出,抗共模干扰能力强;但是由于单元门的开关管对是轮流导通的,对整个电
路来讲没有“截止”状态,所以电路的功耗较大。
如果省掉ECL电路中的负电源,采用正电源的系统(+5 V),可将VCC接到正电源而VEE接到
零点。这样的电平通常被称为PECL(Positive Emitter Coupled Logic)。如果采用+3.3 V供电,
则称为LVPECL。当然,此时高低电平的定义也是不同的。它的电路如图3、4所示。其中,输出射
随器工作在正电源范围内,其电流始终存在。这样有利于提高开关速度,而且标准的输出负载是接
50Ω至VCC-2 V的电平上。
在使用PECL 电路时要注意加电源去耦电路,以免受噪声的干扰。输出采用交流耦合还是直
流耦合,对负载网络的形式将会提出不同的需求。直流耦合的接口电路有两种工作模式:其一,对
应于近距离传送的情况,采用发送端加到地偏置电阻,接收端加端接电阻模式;其二,对应于较远距
离传送的情况,采用接收端通过电阻对提供截止电平VTT 和50 Ω的匹配负载的模式。以上都有
标准的工作模式可供参考,不必赘述。对于交流耦合的接口电路,也有一种标准工作模式,即发送端
加到地偏置电阻,耦合电容靠近发送端放置,接收端通过电阻对提供共模电平VBB 和50 Ω的匹
配负载的模式。
(P)ECL是高速领域内一种十分重要的逻辑电路,它的优良特性使它广泛应用于高速计算机、
高速计数器、数字通信系统、雷达、测量仪器和频率合成器等方面。
1.3 CML电平
CML电平是所有高速数据接口中最简单的一种。其输入和输出是匹配好的,减少了外围器件,
适合于更高频段工作。它的输出结构如图5所示。


CML 接口典型的输出电路是一个差分对形式。该差分对的集电极电阻为50 Ω,输出信号的
高低电平切换是靠共发射极差分对的开关控制的。差分对的发射极到地的恒流源典型值为16 m
A。假定CML的输出负载为一个50 Ω上拉电阻,则单端CML输出信号的摆幅为VCC~VCC-0.4
V。在这种情况下,差分输出信号摆幅为800 mV。信号摆幅较小,所以功耗很低,CML接口电平功
耗低于ECL的12,而且它的差分信号接口和 ECL、LVDS电平具有类似的特点。
CML到CML之间的连接分两种情况:当收发两端的器件使用相同的电源时,CML到CML可
以采用直流耦合方式,不用加任何器件;当收发两端器件采用不同电源时,一般要考虑交流耦合,
中间加耦合电容(注意这时选用的耦合电容要足够大,以避免在较长连0 或连1 情况出现时,接
收端差分电压变小)。

图3 PECL输出结构

图4 PECL输入结构 图5 CML输出结构
但它也有些不足,即由于自身驱动能力有限,CML更适于芯片间较短距离的连接,而且CML接
口实现方式不同用户间差异较大,所以现有器件提供CML接口的数目还不是非常多。
2 各种逻辑电平之间的比较和互连转化
2.1 各种逻辑电平之间的比较
这几种高速逻辑电平在目前都有应用,但它们在总线结构、功率消耗、传输速率、耦合方式
等方面都各有特点。为了便于应用比较,现归纳以上三类电平各方面的特点,如表1所列。


表1 三种逻辑电平特点比较

2.2 各种逻辑电平之间的互连
这三类电平在互连时,首先要考虑的就是它们的电平大小和电平摆幅各不一样,必须使输出
电平经过中间的电阻转换网络后落在输入电平的有效范围内。各种电平的摆幅比较如图6所示。

图6 各种高速电平的偏置摆幅比较
其次,电阻网络要考虑到匹配问题。例如我们知道,当负载是50 Ω接到VCC-2 V 时,LVPECL
的输出性能是最优的,因此考虑的电阻网络应该与最优负载等效;LVDS 的输入差分阻抗为100
Ω,或者每个单端到虚拟地为50 Ω,该阻抗不提供直流通路,这里意味着LVDS输入交流阻抗与直
流阻抗不等,电阻值的选取还必须根据直流或交流耦合的不同情况作不同的选取。另外,电阻网络
还必须与传输线匹配。
另一个问题是电阻网络需要在功耗和速度方面折中考虑:既允许电路在较高的速度下工作,
又尽量不出现功耗过大。
下面以图7所示的LVPECL到LVDS的直流耦合连接为例,来说明以上所讨论的原则。



图7 LVPECL到LVDS的直流耦合连接及等效电路
传输线阻抗匹配原则:

根据LVPCEL输出最优性能:

降低LVPECL摆幅以适应LVDS的输入范围:

根据实际情况,选择满足以上约束条件的电阻值,例如当传输线特征阻抗为50 Ω时,可取R1
=120 Ω,R2=58 Ω,R3=20 Ω即能完成互连。
由于LVDS 通常用作并联数据的传输,数据速率为155 Mbps、622 Mbps或1.25 Gbps;而C
ML 常用来做串行数据的传输,数据速率为2.5 Gbps或10 Gbps。一般情况下,在传输系统中没
有CML和LVDS 的互连问题。
结语
本文粗浅地讨论了几种目前应用较多的高速电平技术。复杂高速的通信系统背板,大屏幕平
板显示系统,海量数据的实时传输等等都需要采用新高速电平技术。随着社会的发展,新高速电平
技术必将得到越来越广泛的应用。
参考文献

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逻辑电平LVDS

发布时间:2022-03-29 22:07:07
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评论列表 (有 19 条评论,599人围观)
反骨仔V铁粉1 minute ago Google Chrome 93.0.4577.82 Windows 10 x64
所以输入阻抗大
联通iptvV铁粉28 minutes ago Google Chrome 93.0.4577.82 Windows 10 x64
超低功耗
止痒的方法V铁粉17 minutes ago Google Chrome 93.0.4577.82 Windows 10 x64
可以由标准的LVDS的驱动器和接收器构成;但更好的办法是采用总线LVDS驱动器
77qqqV铁粉24 minutes ago Google Chrome 93.0.4577.82 Windows 10 x64
传输的数据量越来越大
绵阳南山中学V铁粉29 minutes ago Google Chrome 93.0.4577.82 Windows 10 x64
复杂高速的通信系统背板
swf是什么文件V铁粉7 minutes ago Google Chrome 93.0.4577.82 Windows 10 x64
1.2 ECL电平 ECL(EmitterCoupled Logic)即射极耦合逻辑
蓝志V铁粉1 minute ago Google Chrome 93.0.4577.82 Windows 10 x64
本文介绍每种逻辑电平的接口原理
微信浮窗功能V铁粉16 minutes ago Google Chrome 93.0.4577.82 Windows 10 x64
LVDS具有高速
80亿韩元V铁粉23 minutes ago Google Chrome 93.0.4577.82 Windows 10 x64
此时多点总线支持多个驱动器
鞍山家讯网V铁粉8 minutes ago Google Chrome 93.0.4577.82 Windows 10 x64
ECL
北行租房V铁粉18 minutes ago Google Chrome 93.0.4577.82 Windows 10 x64
ECL
春饼店V铁粉13 minutes ago Google Chrome 93.0.4577.82 Windows 10 x64
CML等是目前应用较多的几种用于高速传输的逻辑电平
二月十七V铁粉3 minutes ago Google Chrome 93.0.4577.82 Windows 10 x64
ECL
怎么快速美白皮肤V铁粉19 minutes ago Google Chrome 93.0.4577.82 Windows 10 x64
输出阻抗小
柏堂静V铁粉15 minutes ago Google Chrome 93.0.4577.82 Windows 10 x64
但是在任一时刻
摩根之爪V铁粉17 minutes ago Google Chrome 93.0.4577.82 Windows 10 x64
当电路从一种状态过渡到另一种状态时
中国成功企业家V铁粉23 minutes ago Google Chrome 93.0.4577.82 Windows 10 x64
则单端CML输出信号的摆幅为VCC~VCC-0.4 V
连锁美容院排行V铁粉2 minutes ago Google Chrome 93.0.4577.82 Windows 10 x64
对负载网络的形式将会提出不同的需求

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