LVDS应用小结2021

文章描述:-2022年3月29日发(作者:宗稷辰)LVDS简介 LVDS(Low-Voltage Differential Signaling ,低电压差分信号)是美国国家半导体(ational Semiconductor, S,现TI)于1994年提出的一种信号传输模式的电平标准 LVDS驱动器和接收器 如图1-1所示的LVDS驱动器-接收器对的原理图。驱动器中含有一个(标称值)3.5mA的电流

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LVDS应用小结20212022年3月29日发(作者:宗稷辰)


LVDS简介
LVDS(Low-Voltage Differential Signaling ,低电压差分信号)是美国国家半导体(ational
Semiconductor, S,现TI)于1994年提出的一种信号传输模式的电平标准



LVDS驱动器和接收器
如图1-1所示的LVDS驱动器-接收器对的原理图。驱动器中含有一个(标称值)3.5mA的电
流源。因为接收器输入阻抗很高,故整个电流实际上全部流过100Ω终接电阻,于是在接收
器输入端产生了350mV(标称值)的电压。接收器的阈值可以保证为100mV或更低;改变
电流方向即可在接收器端形成幅值相同而极性相反的电压,以这种方式来产生0和1。


CML&LVPECL
电流模式逻辑(Current-Mode Logic CML)和低压正发射极耦合逻辑(Low-Voltage
Positive-Emitter-Coupled LVPECL)

典型CML实现方案
如图所示,CML技术有一个特点是在驱动器和接收器上均集成终接网络.CML使用一个无源的
上拉电路(将电压拉升到正电压轨),其阻抗一般为50Ω。大多数CML都采用了交流耦合
的实现方案

典型的LVPECL实现方案













SerDes架构
1. 并行时钟SerDes

并行-时钟-串化器编码示例
目前TV方案使用均为此种形式的架构,从该架构图可以看出来在CLK一个周期内 Data
传过7bit数据
2. 嵌入式时钟(起始终止)位SerDes

18bit时钟位嵌入式串化器编码示例
时钟位嵌入式架构中的发送器将数据总线上的数据信号和时钟串行化,形成单路串行信
号对。两个时钟位,一路低而另一路高,被嵌入到串行流中,每隔一个周期放置一个,用于
界定串化后每个字的起点和终点(因此又有另一个名称“起止位”SerDes)并在串行数据流
中产生一个周期性的上升沿。这种架构的一个好处是,数据有效负载的字宽度无需被限制为
字节的倍数。



周期性嵌入时钟信号切换
串化器在电路上电时就可以搜寻周期性出现的嵌入时钟信号的上升沿。由于有效负载数据
位的量值随时间变化,而时钟位不会,因此,无论有效负载的数据样式如何变化,解串器都
可以从串行数据流中将数据恢复出来。在那些接收器是不受系统直接控制的远程模块的系统
中,这种自动同步能力是一项极为有用的功能。因为接收器可以锁定到接收的嵌入时钟信号
上,而不是锁定到外部的基准时钟信号上,因此对发送器与接收器的时钟信号的抖动要求可
以放宽。
3.8b10b SerDes

8b10b串化器编码实例
(8b10b)串化器可将每个并行数据字节映射为一个10bit的代码,然后将该10bit码串行
化,传送到一个串行对上。此种编码可实现直流平衡(所发送的0和1的数量相平衡)。
为了让接收器能在串行流中定位出10-bit代码字的边界,发送器首先发送称为逗号字符的一
个特殊的码元(K28.5),来标志一个边界
8b10b解串器架构使用外部基准时钟来恢复时钟信号,并对数据流进行解串处理。因此需
要更为严格的基准时钟源频率及抖动控制.




路径架构
1. 直流耦合

2. 交流耦合

优点:接收器处的输入波形将以偏置电压为中心。这使得接收器能在器件的最佳点工作,
从而能减少抖动和改善性能
交流耦合可以消除驱动器和接收器之间存在的任何直流偏置
交流耦合可以消除不同厂商的产品之间存在的任何阈值差异所造成的影响
可防止在两个板卡或两个系统的地线之间出现电位差
缺点:交流耦合需要使用有直流平衡的数据信号
3.共模差分终端耦合



优点:
1. 滤除共模噪声
Zdiff(差分阻抗)=2*Zo(传输线阻抗)
设计布局
微带线是在顶层上的信号线,其返回路径为一个接地平面或电源平面,该平面与信号线
自己被一个介质层隔开
带状线包括一条位于内层的信号线,以及该信号线与其上方和下方的接地平面之间的介
质层
传输在约1GHz以下时,传输损耗主要有与频率的平方根成正比的趋附损耗所造成。在
更高的频率上,主要的损耗为与频率成正比的介质损耗

如图所示,带状线为介质所包围,而介质材料的损耗高于空气,因此带状线的介质损耗
要高于微带线
过孔的电气特性取决于过孔的尺寸、电路板的迭层结构以及电路板的材料特性。圆柱形
的孔管具有电感特性,而焊盘和反焊盘呈现电容特性。对于一个有惊喜尺寸的过孔来说,过
孔的总效果相当于一个小的电感。对于尺寸更大的孔洞和存在多个电源或者地线层的情形,
过孔将呈现电容特性。

Layout注意事项(两层板)
1. 差分阻抗要求:Zdiff=100Ω±10%


2. 线宽和间距要求:w=6mil,D=5mil,S=5mil,shielding width>1via

3. 走线长度要求:
CLK trace
length <80 mm (width=0.125mm)
Data Trace length <80 mm (width=0.125mm)
4. 所有的包地线要从IC 的GD Pin 拉出来,一直包地到LVDS 座子端,地线上需要对
称打过孔,拐角处的地线过孔需要打在拐点上
5. Bottom层尽量保持一个完整的地平面
6. 弯度控制,绝对不能出现 90 度弯曲走线;




抖动
抖动同时具有确定性和随机性两种分量。确定性抖动(Deterministic Jitter,DJ)来源与系统,例
如串扰,码间干扰和电源的馈通。它是有界的,可以用峰峰值来描述。随机抖动(Random
Jitter,RJ)来源于各种物理干扰源,如热噪声,散粒噪声和光介质中的散射。描述随机抖动的
经典方法是其概率密度函数,其一般具有高斯分布




确定性抖动的情况很多种,有的属于数据信号相关性,如占空比失真(Duty Cycle Distortion,
DCD),这种抖动是在交变的数据位序列中各个逻辑状态(e.g. 0,1,0,1)所分配的平均时间
之间之间存在差异的结果。这可以是由于器件的上升和下降时间不足以及阈值的波动所造成
的。
DCD和码间干扰(ISI)是数据信号的历史变化的函数,当跳变的密度发生变化时就会出现这个
干扰这是由于在比特序列中的不同位置上启动的信号达到接收器阈值所需要的时间存在差
异。
占空比失真(DCD)
出现原因主要有两个。如果发送器的数据信号输入在理论上是理想的,但发送器的阈值偏离
了其理想水平,则发送器的输出将出现随数据信号的边沿切换的回转速率变化而变化的
DCD。

如图所示虚线代表的波形示出了阈值电平被精确地设定为50%,占空比为50%的发送器的理
想输出。实线则代表了由于阈值电平发正向偏移而导致的输出波形失真。
另一个原因上升沿和下降沿速度的不对称性。对于重复性的1-0-1-0..格式而言,下降沿速度
低于上升沿,将造成大于50%的占空比,而上升沿速度低于下降沿速度,则会使占空比小于
50%
码间干扰(ISI)
码间干扰属于数据信号相关型抖动(Data-Dependent)的一种表现形式,出现在传输介质和
或元件的带宽小于所发送的信号的带宽。从时间的角度来看,传输路径的带宽限制会使所


发送信号的上升沿的变化速率变慢。对与数据信号来说,较慢的下降沿速率会影响到实际的
1-0和0-1转换的时序。
码间干扰(ISI)所造成抖动取决于所发送的数据格式。如果传输介质的带宽有限,运行长度
更长的数据格式将倾向于有更高的抖动。前面一长串‘1’和下一个‘0’,其负向的峰值将
出现衰减,其原因1,其前面的一长串‘1’意味
信号需要花费更长的时间才能切换到一
个真正的低电平上,因为信号是从较高的初始电平开始切换的。2,其后续的‘1’位将
使信号在达到稳态的低电平前又转换其变化方向
传输路径上的阻抗不连续性和不正确的终接方法所形成的反射也会造成ISI。阻抗不连
续性不仅会造成带宽的减少,而且,如果反射的信号到达发送器或者接收器的时间与一
个信号沿到达的时间非常接近,或者与信号沿同时到达,则它们的反射还会影响到切换
的时序。
应通过降低阻抗不连续性和将恰当数值的终接放置在尽可能靠近传输线终端的位置的
方法来尽可能降低反射所导致的抖动。带宽限制所造成的抖动可通过选用一种带宽更高
的传输介质或使用带有发送器预加重或接收均衡的芯片来解决

如图所示,一个信号沿切换所产生的反射可能要在若干个数据位才会显现出来。如果发送器
或接收器在一个边沿的跳变过程中(点C)出现反射,则该反射将会以DDJ的形式出现在信
号艳图中。信号反射将使信号的幅值发生失真,如图右所示,在串行数据模式中,一个脉冲
所产生的反射可能只有在经过了若干位信号的传输后才会在一个高速的数据信号上出现,这
种延迟的长短取决于阻抗突变点之间的物理距离
周期性抖动(PJ)
周期性抖动(Periodic Jitter ,PJ)也称正弦抖动,它以固定的频率重复。PJ以一个峰峰值、频
率和幅值来定量描述。这种类型的抖动是由与数据流不相关的重复性影响所造成的。来源主
要是串扰和开关电源噪声
有一个特殊类型的PJ,该PJ被称为扩谱时钟(Spread Spectrum Clocking ,SSC),以改进接口
的EMI性能。它采用了数据时钟的调频信号形式。效果为将辐射的能量扩展到更宽的频谱
上,从而降低了频率上分配的能力。


如下图所示部分屏规格书针对的LVDS SSC要求

左图为LVDS SSC设置安全区,右图为SSC的工作原理图波形
位错误率
通信应用中常常要求满足非常严格的误码率(BER)要求。目前行业成熟验证方法为发送
大量的伪随机数据,而且以一种误码率测试(Bit-Error-Rate Testing ,BERT)验证每一位数
据是否得到正确的传输。浴缸曲线被称为BERT扫描。在考察艳图的BER随眼图过零点处跨
越眼睛的时间而变化时,浴缸曲线提供了一种图形化的显示文档。
抖动是高斯型的、的,会造成眼图的闭合。浴缸曲线示出了由随机抖动分量所造成
的统计BER和眼图的闭合。在GHz比特率的通信电路系统中(比如Fibre Channel、PCIe、SOET、
SATA),通常要求BER小于或等于10^(-12)
浴缸曲线分为三阶段:早期失效,偶然失效,退化失效;
第一阶段是早期失效期(Infant Mortality):表明产品在开始使用时,失效率很高,但随着产
品工作时间的增加,失效率迅速降低,这一阶段失效的原因大多是由于设计、原材料和制造过
程中的缺陷造成的;
第二阶段是偶然失效期,也称随机失效期(Random Failures):这一阶段的特点是失效率
较低,且较稳定,往往可近似看作常数,产品可靠性指标所描述的就是这个时期,这一时期
是产品的良好使用阶段, 偶然失效主要原因是质量缺陷、材料弱点、环境和使用不当等因素
引起;
第三阶段是耗损失效期(Wearout):该阶段的失效率随时间的延长而急速增加, 主要由
磨损、疲劳、老化和耗损等原因造成

浴缸曲线示意图
在最佳采样时刻,采样的误码率是最低的,而随着采样时刻向时间轴两侧移动,误码率
将不断增大,如下图所示。



眼图与浴缸图转化可由下图理解

眼图轮廓也可展示出与浴缸曲线类似的眼图统计特性,不过它是利用一种更趋三维化的
图像来展示在较低BER情况下眼图所发生的情况。这对于确定链路相对于所期望的BER时
所具备的裕量大小,从而能判断出问题.


信号调理
如下图所示列出了不同线径规格(Gauge)的电缆、相应的电缆直径和质量。线规数更
低的电缆,虽然有更好的信号质量,却有更大的重量

差分电缆对被一层层屏蔽层包围。该屏蔽层是电缆线对上传输信号的本地回流路径。最
近的回流路径是一个低阻抗的路径,它有助于限制电缆发射出能量,以降低串扰。外屏蔽层
往往采用编织线制作。
最主要的损耗来自点到点之间用于承载数据信号的电缆和PCB导线有线的带宽。主要
分为两种类型的损耗:趋肤效应损耗和电介质损耗。
趋肤效应损耗:趋肤效应使大多数的高频电流在导体的外表面流动。于是,导体的有效
电阻随着频率的上升而增大。趋肤效应损耗与信号频率的平方根成正比,随着频率上升而增
大的速率会变缓
电介质损耗:一路信号沿着一根与其他导体之间通过电介质绝缘的导体行进时,介质材
料将吸收一部分信号。介质损耗与信号频率成正比。
趋肤效应损耗与电介质损耗都会使高频二进制的边沿变化塑料变慢,其基本机制同样引
入码间干扰。趋肤效应损耗是电缆中的主要损耗机制,而电介质损耗是PCB中的主要损耗
机制。不同的介质类型采用不同的补偿机制。
解决此ISI有两种策略。第一种是使用更好的、损耗更低的介质,其次是使用信号调理
IC来对信号补偿。通过使用信号调理手段和运用预(去)加重及均衡(EQ)技术
预加重 (Pre-emphasis,PE):信号传输线表现出来的是低通滤波特性,传输过程中信号
的高频成分衰减大,低频成分衰减少。预加重技术的思想就是在传输线的始端增强信号的高
频成分,以补偿高频分量在传输过程中的过大衰减。信号频率的高低主要是由信号电平变化
的速度决定的,所以信号的高频分量主要出现在信号的上升沿和下降沿处,预加重技术就是
增强信号上升沿和下降沿处的幅度。技术实现如下图所示:


去加重(
De-emphasis,DE
):去加重技术的思想跟预加重技术有点类似,只是
实现方法有点不同,预加重是增加信号上升沿和下降沿处的幅度,其它地方幅度不变;而去
加重是保持信号上升沿和下降沿处的幅度不变,其他地方信号减弱。去加重补偿后的信号摆
渡比预加重补偿后的信号摆幅小,眼图高度低,功耗小,EMC辐射小。如下图所示:


均衡器(EQ):
预加重和去加重技术也存在一些缺陷,比如当线路上存在串扰时,预
加重和去加重会将高频串扰分量放大,增大串扰的危害。为了弥补预加重和去加重技术的缺
陷,后来就出现了均衡技术。跟预加重和去加重不同,均衡技术在信号的接收端使用,它的
特性相当于一个高通滤波器。

预去加重(PEDE)和均衡器都通过在驱动器使用PEDE在接收端使用EQ来纠正ISI问题。
在同一条接收链中同时使用PEDE和EQ来提高性能,但是还需考虑其他方面的问题,如
PEDE驱动器的特性,传输介质以及接收器均衡器的特性。这些参数需保持匹配。出现失配
会导致参与的确定性抖动的上升以及额外的反射和串扰,预加重需要驱动器提高功率。最佳
策略为首先进行最大限度的接收均衡处理,最后考虑提高预加重的水平
串扰
远端串扰(Far-End Crosstalk ,FEXT)和近端串扰(ear-End Crosstalk,EXT),会引入邻近信
道的数据和或时钟信号,导致周期性的抖动,引起系统性能的下降。一个产生干扰的信道
会使受侵扰的信道中,而被接收器测量到;FEXT,即在信道的远端,串扰噪声被注入到受侵


扰的信道中,而被接收器测量到。EXT,即往往来自相邻的发射机的串扰噪声被注入到接
收端,而被接收端测量出来

均衡无法纠正串扰,解决串扰最佳策略就是防止出现,设计者尽可能缓慢信号沿速率,闲置
高频分量的能量。但是太慢信号沿速率会使ISI上升,从而所期望的信号被衰减。降低信号
沿速率需综合考虑,应选用有单独屏蔽的电缆,而且使用高性能、低串扰的链接器。
反射
反射是发送的高频、边沿尖锐的信号通过信道中的阻抗不连续点时出现的现象。有一个良好
的终接、无阻抗不连续点的信道中,信号从发送器出发,经过传输后完全为接收器所吸收。
如果信号遇到不连续点,则其中的一部分将被反射回去,向着信号源方向传播。接收器收到
同一信号的多个版本,这些版本经过了多次衰减。由此造成多路信号到达接收器,将会造成
ISI。另一个反射源是集成电路所存在的严重的回波损耗,这可能是由于存在大电容或高速IO
引脚上采用不恰当的终接方法造成的。输入电容这种影响与过孔或连接器的电容造成的影响
类似。该电容会构成一个低通滤波器,使得边沿速率变慢,抖动上升,从而影响串行或者多
点的链路。
解决反射的最佳方法是使用性能更高的连接器和采用高频设计方法与降低信号沿变化
速率。一般来说,在数据率上的回波损耗应优于-10dB,输入电容低于2pf。
随机噪声
随机噪声是电子的随机性以及电子携带信息沿着电通道传播时克服随机性的障碍所造
成的。随机噪声抖动是无法预测的,因此不能通过均衡来补偿。随机抖动来源可划为3类:
驱动器抖动,信道抖动和接收器抖动。驱动器抖动有馈给驱动器的时钟源的纯度以及驱动器
的随机噪声本省所决定,传输介质信道往往是无源的,因此本身不会显著增加RJ。接收器
均衡器必须增强被信道所衰减的信号。接收均衡器不能减少随机噪声抖动。随机时序抖动
的最大来源一般是时钟发生器(PLL)以及数据通道上的时钟与数据恢复(Data Recovery,CDR)
部分。时钟噪声影响了水平(时间)方向上的眼图张开度,而不会影响眼图在垂直(幅值)
方向上的张开度,


测试方法
眼图测量方法(TV主板为例)
1. 待测主板与示波器共地;因为LVDS是在直流上面叠加交流信号,直流信号需要共地
2. 最大数据传输速率设置为1.5Gbps
3. 需要两个差分探头,以CLK为触发源,Data信号进行叠加。信号眼图部分测试为数据部

4. Clock Recovery Method 设置为Explicit Clock Edage
5. Clock multipler设计为7(LVDS信号,Mini LVDS需设置为2)
如下图一个测试报告

眼图衡量指标


LVDS简介
LVDS(Low-Voltage Differential Signaling ,低电压差分信号)是美国国家半导体(ational
Semiconductor, S,现TI)于1994年提出的一种信号传输模式的电平标准



LVDS驱动器和接收器
如图1-1所示的LVDS驱动器-接收器对的原理图。驱动器中含有一个(标称值)3.5mA的电
流源。因为接收器输入阻抗很高,故整个电流实际上全部流过100Ω终接电阻,于是在接收
器输入端产生了350mV(标称值)的电压。接收器的阈值可以保证为100mV或更低;改变
电流方向即可在接收器端形成幅值相同而极性相反的电压,以这种方式来产生0和1。


CML&LVPECL
电流模式逻辑(Current-Mode Logic CML)和低压正发射极耦合逻辑(Low-Voltage
Positive-Emitter-Coupled LVPECL)

典型CML实现方案
如图所示,CML技术有一个特点是在驱动器和接收器上均集成终接网络.CML使用一个无源的
上拉电路(将电压拉升到正电压轨),其阻抗一般为50Ω。大多数CML都采用了交流耦合
的实现方案

典型的LVPECL实现方案













SerDes架构
1. 并行时钟SerDes

并行-时钟-串化器编码示例
目前TV方案使用均为此种形式的架构,从该架构图可以看出来在CLK一个周期内 Data
传过7bit数据
2. 嵌入式时钟(起始终止)位SerDes

18bit时钟位嵌入式串化器编码示例
时钟位嵌入式架构中的发送器将数据总线上的数据信号和时钟串行化,形成单路串行信
号对。两个时钟位,一路低而另一路高,被嵌入到串行流中,每隔一个周期放置一个,用于
界定串化后每个字的起点和终点(因此又有另一个名称“起止位”SerDes)并在串行数据流
中产生一个周期性的上升沿。这种架构的一个好处是,数据有效负载的字宽度无需被限制为
字节的倍数。



周期性嵌入时钟信号切换
串化器在电路上电时就可以搜寻周期性出现的嵌入时钟信号的上升沿。由于有效负载数据
位的量值随时间变化,而时钟位不会,因此,无论有效负载的数据样式如何变化,解串器都
可以从串行数据流中将数据恢复出来。在那些接收器是不受系统直接控制的远程模块的系统
中,这种自动同步能力是一项极为有用的功能。因为接收器可以锁定到接收的嵌入时钟信号
上,而不是锁定到外部的基准时钟信号上,因此对发送器与接收器的时钟信号的抖动要求可
以放宽。
3.8b10b SerDes

8b10b串化器编码实例
(8b10b)串化器可将每个并行数据字节映射为一个10bit的代码,然后将该10bit码串行
化,传送到一个串行对上。此种编码可实现直流平衡(所发送的0和1的数量相平衡)。
为了让接收器能在串行流中定位出10-bit代码字的边界,发送器首先发送称为逗号字符的一
个特殊的码元(K28.5),来标志一个边界
8b10b解串器架构使用外部基准时钟来恢复时钟信号,并对数据流进行解串处理。因此需
要更为严格的基准时钟源频率及抖动控制.




路径架构
1. 直流耦合

2. 交流耦合

优点:接收器处的输入波形将以偏置电压为中心。这使得接收器能在器件的最佳点工作,
从而能减少抖动和改善性能
交流耦合可以消除驱动器和接收器之间存在的任何直流偏置
交流耦合可以消除不同厂商的产品之间存在的任何阈值差异所造成的影响
可防止在两个板卡或两个系统的地线之间出现电位差
缺点:交流耦合需要使用有直流平衡的数据信号
3.共模差分终端耦合



优点:
1. 滤除共模噪声
Zdiff(差分阻抗)=2*Zo(传输线阻抗)
设计布局
微带线是在顶层上的信号线,其返回路径为一个接地平面或电源平面,该平面与信号线
自己被一个介质层隔开
带状线包括一条位于内层的信号线,以及该信号线与其上方和下方的接地平面之间的介
质层
传输在约1GHz以下时,传输损耗主要有与频率的平方根成正比的趋附损耗所造成。在
更高的频率上,主要的损耗为与频率成正比的介质损耗

如图所示,带状线为介质所包围,而介质材料的损耗高于空气,因此带状线的介质损耗
要高于微带线
过孔的电气特性取决于过孔的尺寸、电路板的迭层结构以及电路板的材料特性。圆柱形
的孔管具有电感特性,而焊盘和反焊盘呈现电容特性。对于一个有惊喜尺寸的过孔来说,过
孔的总效果相当于一个小的电感。对于尺寸更大的孔洞和存在多个电源或者地线层的情形,
过孔将呈现电容特性。

Layout注意事项(两层板)
1. 差分阻抗要求:Zdiff=100Ω±10%


2. 线宽和间距要求:w=6mil,D=5mil,S=5mil,shielding width>1via

3. 走线长度要求:
CLK trace
length <80 mm (width=0.125mm)
Data Trace length <80 mm (width=0.125mm)
4. 所有的包地线要从IC 的GD Pin 拉出来,一直包地到LVDS 座子端,地线上需要对
称打过孔,拐角处的地线过孔需要打在拐点上
5. Bottom层尽量保持一个完整的地平面
6. 弯度控制,绝对不能出现 90 度弯曲走线;




抖动
抖动同时具有确定性和随机性两种分量。确定性抖动(Deterministic Jitter,DJ)来源与系统,例
如串扰,码间干扰和电源的馈通。它是有界的,可以用峰峰值来描述。随机抖动(Random
Jitter,RJ)来源于各种物理干扰源,如热噪声,散粒噪声和光介质中的散射。描述随机抖动的
经典方法是其概率密度函数,其一般具有高斯分布




确定性抖动的情况很多种,有的属于数据信号相关性,如占空比失真(Duty Cycle Distortion,
DCD),这种抖动是在交变的数据位序列中各个逻辑状态(e.g. 0,1,0,1)所分配的平均时间
之间之间存在差异的结果。这可以是由于器件的上升和下降时间不足以及阈值的波动所造成
的。
DCD和码间干扰(ISI)是数据信号的历史变化的函数,当跳变的密度发生变化时就会出现这个
干扰这是由于在比特序列中的不同位置上启动的信号达到接收器阈值所需要的时间存在差
异。
占空比失真(DCD)
出现原因主要有两个。如果发送器的数据信号输入在理论上是理想的,但发送器的阈值偏离
了其理想水平,则发送器的输出将出现随数据信号的边沿切换的回转速率变化而变化的
DCD。

如图所示虚线代表的波形示出了阈值电平被精确地设定为50%,占空比为50%的发送器的理
想输出。实线则代表了由于阈值电平发正向偏移而导致的输出波形失真。
另一个原因上升沿和下降沿速度的不对称性。对于重复性的1-0-1-0..格式而言,下降沿速度
低于上升沿,将造成大于50%的占空比,而上升沿速度低于下降沿速度,则会使占空比小于
50%
码间干扰(ISI)
码间干扰属于数据信号相关型抖动(Data-Dependent)的一种表现形式,出现在传输介质和
或元件的带宽小于所发送的信号的带宽。从时间的角度来看,传输路径的带宽限制会使所


发送信号的上升沿的变化速率变慢。对与数据信号来说,较慢的下降沿速率会影响到实际的
1-0和0-1转换的时序。
码间干扰(ISI)所造成抖动取决于所发送的数据格式。如果传输介质的带宽有限,运行长度
更长的数据格式将倾向于有更高的抖动。前面一长串‘1’和下一个‘0’,其负向的峰值将
出现衰减,其原因1,其前面的一长串‘1’意味
信号需要花费更长的时间才能切换到一
个真正的低电平上,因为信号是从较高的初始电平开始切换的。2,其后续的‘1’位将
使信号在达到稳态的低电平前又转换其变化方向
传输路径上的阻抗不连续性和不正确的终接方法所形成的反射也会造成ISI。阻抗不连
续性不仅会造成带宽的减少,而且,如果反射的信号到达发送器或者接收器的时间与一
个信号沿到达的时间非常接近,或者与信号沿同时到达,则它们的反射还会影响到切换
的时序。
应通过降低阻抗不连续性和将恰当数值的终接放置在尽可能靠近传输线终端的位置的
方法来尽可能降低反射所导致的抖动。带宽限制所造成的抖动可通过选用一种带宽更高
的传输介质或使用带有发送器预加重或接收均衡的芯片来解决

如图所示,一个信号沿切换所产生的反射可能要在若干个数据位才会显现出来。如果发送器
或接收器在一个边沿的跳变过程中(点C)出现反射,则该反射将会以DDJ的形式出现在信
号艳图中。信号反射将使信号的幅值发生失真,如图右所示,在串行数据模式中,一个脉冲
所产生的反射可能只有在经过了若干位信号的传输后才会在一个高速的数据信号上出现,这
种延迟的长短取决于阻抗突变点之间的物理距离
周期性抖动(PJ)
周期性抖动(Periodic Jitter ,PJ)也称正弦抖动,它以固定的频率重复。PJ以一个峰峰值、频
率和幅值来定量描述。这种类型的抖动是由与数据流不相关的重复性影响所造成的。来源主
要是串扰和开关电源噪声
有一个特殊类型的PJ,该PJ被称为扩谱时钟(Spread Spectrum Clocking ,SSC),以改进接口
的EMI性能。它采用了数据时钟的调频信号形式。效果为将辐射的能量扩展到更宽的频谱
上,从而降低了频率上分配的能力。


如下图所示部分屏规格书针对的LVDS SSC要求

左图为LVDS SSC设置安全区,右图为SSC的工作原理图波形
位错误率
通信应用中常常要求满足非常严格的误码率(BER)要求。目前行业成熟验证方法为发送
大量的伪随机数据,而且以一种误码率测试(Bit-Error-Rate Testing ,BERT)验证每一位数
据是否得到正确的传输。浴缸曲线被称为BERT扫描。在考察艳图的BER随眼图过零点处跨
越眼睛的时间而变化时,浴缸曲线提供了一种图形化的显示文档。
抖动是高斯型的、的,会造成眼图的闭合。浴缸曲线示出了由随机抖动分量所造成
的统计BER和眼图的闭合。在GHz比特率的通信电路系统中(比如Fibre Channel、PCIe、SOET、
SATA),通常要求BER小于或等于10^(-12)
浴缸曲线分为三阶段:早期失效,偶然失效,退化失效;
第一阶段是早期失效期(Infant Mortality):表明产品在开始使用时,失效率很高,但随着产
品工作时间的增加,失效率迅速降低,这一阶段失效的原因大多是由于设计、原材料和制造过
程中的缺陷造成的;
第二阶段是偶然失效期,也称随机失效期(Random Failures):这一阶段的特点是失效率
较低,且较稳定,往往可近似看作常数,产品可靠性指标所描述的就是这个时期,这一时期
是产品的良好使用阶段, 偶然失效主要原因是质量缺陷、材料弱点、环境和使用不当等因素
引起;
第三阶段是耗损失效期(Wearout):该阶段的失效率随时间的延长而急速增加, 主要由
磨损、疲劳、老化和耗损等原因造成

浴缸曲线示意图
在最佳采样时刻,采样的误码率是最低的,而随着采样时刻向时间轴两侧移动,误码率
将不断增大,如下图所示。



眼图与浴缸图转化可由下图理解

眼图轮廓也可展示出与浴缸曲线类似的眼图统计特性,不过它是利用一种更趋三维化的
图像来展示在较低BER情况下眼图所发生的情况。这对于确定链路相对于所期望的BER时
所具备的裕量大小,从而能判断出问题.


信号调理
如下图所示列出了不同线径规格(Gauge)的电缆、相应的电缆直径和质量。线规数更
低的电缆,虽然有更好的信号质量,却有更大的重量

差分电缆对被一层层屏蔽层包围。该屏蔽层是电缆线对上传输信号的本地回流路径。最
近的回流路径是一个低阻抗的路径,它有助于限制电缆发射出能量,以降低串扰。外屏蔽层
往往采用编织线制作。
最主要的损耗来自点到点之间用于承载数据信号的电缆和PCB导线有线的带宽。主要
分为两种类型的损耗:趋肤效应损耗和电介质损耗。
趋肤效应损耗:趋肤效应使大多数的高频电流在导体的外表面流动。于是,导体的有效
电阻随着频率的上升而增大。趋肤效应损耗与信号频率的平方根成正比,随着频率上升而增
大的速率会变缓
电介质损耗:一路信号沿着一根与其他导体之间通过电介质绝缘的导体行进时,介质材
料将吸收一部分信号。介质损耗与信号频率成正比。
趋肤效应损耗与电介质损耗都会使高频二进制的边沿变化塑料变慢,其基本机制同样引
入码间干扰。趋肤效应损耗是电缆中的主要损耗机制,而电介质损耗是PCB中的主要损耗
机制。不同的介质类型采用不同的补偿机制。
解决此ISI有两种策略。第一种是使用更好的、损耗更低的介质,其次是使用信号调理
IC来对信号补偿。通过使用信号调理手段和运用预(去)加重及均衡(EQ)技术
预加重 (Pre-emphasis,PE):信号传输线表现出来的是低通滤波特性,传输过程中信号
的高频成分衰减大,低频成分衰减少。预加重技术的思想就是在传输线的始端增强信号的高
频成分,以补偿高频分量在传输过程中的过大衰减。信号频率的高低主要是由信号电平变化
的速度决定的,所以信号的高频分量主要出现在信号的上升沿和下降沿处,预加重技术就是
增强信号上升沿和下降沿处的幅度。技术实现如下图所示:


去加重(
De-emphasis,DE
):去加重技术的思想跟预加重技术有点类似,只是
实现方法有点不同,预加重是增加信号上升沿和下降沿处的幅度,其它地方幅度不变;而去
加重是保持信号上升沿和下降沿处的幅度不变,其他地方信号减弱。去加重补偿后的信号摆
渡比预加重补偿后的信号摆幅小,眼图高度低,功耗小,EMC辐射小。如下图所示:


均衡器(EQ):
预加重和去加重技术也存在一些缺陷,比如当线路上存在串扰时,预
加重和去加重会将高频串扰分量放大,增大串扰的危害。为了弥补预加重和去加重技术的缺
陷,后来就出现了均衡技术。跟预加重和去加重不同,均衡技术在信号的接收端使用,它的
特性相当于一个高通滤波器。

预去加重(PEDE)和均衡器都通过在驱动器使用PEDE在接收端使用EQ来纠正ISI问题。
在同一条接收链中同时使用PEDE和EQ来提高性能,但是还需考虑其他方面的问题,如
PEDE驱动器的特性,传输介质以及接收器均衡器的特性。这些参数需保持匹配。出现失配
会导致参与的确定性抖动的上升以及额外的反射和串扰,预加重需要驱动器提高功率。最佳
策略为首先进行最大限度的接收均衡处理,最后考虑提高预加重的水平
串扰
远端串扰(Far-End Crosstalk ,FEXT)和近端串扰(ear-End Crosstalk,EXT),会引入邻近信
道的数据和或时钟信号,导致周期性的抖动,引起系统性能的下降。一个产生干扰的信道
会使受侵扰的信道中,而被接收器测量到;FEXT,即在信道的远端,串扰噪声被注入到受侵


扰的信道中,而被接收器测量到。EXT,即往往来自相邻的发射机的串扰噪声被注入到接
收端,而被接收端测量出来

均衡无法纠正串扰,解决串扰最佳策略就是防止出现,设计者尽可能缓慢信号沿速率,闲置
高频分量的能量。但是太慢信号沿速率会使ISI上升,从而所期望的信号被衰减。降低信号
沿速率需综合考虑,应选用有单独屏蔽的电缆,而且使用高性能、低串扰的链接器。
反射
反射是发送的高频、边沿尖锐的信号通过信道中的阻抗不连续点时出现的现象。有一个良好
的终接、无阻抗不连续点的信道中,信号从发送器出发,经过传输后完全为接收器所吸收。
如果信号遇到不连续点,则其中的一部分将被反射回去,向着信号源方向传播。接收器收到
同一信号的多个版本,这些版本经过了多次衰减。由此造成多路信号到达接收器,将会造成
ISI。另一个反射源是集成电路所存在的严重的回波损耗,这可能是由于存在大电容或高速IO
引脚上采用不恰当的终接方法造成的。输入电容这种影响与过孔或连接器的电容造成的影响
类似。该电容会构成一个低通滤波器,使得边沿速率变慢,抖动上升,从而影响串行或者多
点的链路。
解决反射的最佳方法是使用性能更高的连接器和采用高频设计方法与降低信号沿变化
速率。一般来说,在数据率上的回波损耗应优于-10dB,输入电容低于2pf。
随机噪声
随机噪声是电子的随机性以及电子携带信息沿着电通道传播时克服随机性的障碍所造
成的。随机噪声抖动是无法预测的,因此不能通过均衡来补偿。随机抖动来源可划为3类:
驱动器抖动,信道抖动和接收器抖动。驱动器抖动有馈给驱动器的时钟源的纯度以及驱动器
的随机噪声本省所决定,传输介质信道往往是无源的,因此本身不会显著增加RJ。接收器
均衡器必须增强被信道所衰减的信号。接收均衡器不能减少随机噪声抖动。随机时序抖动
的最大来源一般是时钟发生器(PLL)以及数据通道上的时钟与数据恢复(Data Recovery,CDR)
部分。时钟噪声影响了水平(时间)方向上的眼图张开度,而不会影响眼图在垂直(幅值)
方向上的张开度,


测试方法
眼图测量方法(TV主板为例)
1. 待测主板与示波器共地;因为LVDS是在直流上面叠加交流信号,直流信号需要共地
2. 最大数据传输速率设置为1.5Gbps
3. 需要两个差分探头,以CLK为触发源,Data信号进行叠加。信号眼图部分测试为数据部

4. Clock Recovery Method 设置为Explicit Clock Edage
5. Clock multipler设计为7(LVDS信号,Mini LVDS需设置为2)
如下图一个测试报告

眼图衡量指标

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LVDS应用小结2021

发布时间:2022-03-29 21:25:00
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