差分晶振LVDS、LVPECL、HCSL、CML不同信号模式介绍

文章描述:-2022年3月29日发(作者:葛云飞)差分晶振LVDS、LVPECL、HCSL、CML不同信号模式介绍关键词标签: 差分晶振,差分时钟,差分信号导读:本应⽤笔记详细说明如何通过在它们之间增加衰减电阻和偏置电路来将⼀个差分时钟转换为其他类型的差分逻辑,来衰减摆幅电平并重新偏置共模输⼊接收器。介绍考虑到每个可⽤的时钟逻辑类型(LVPECL、HCSL、CML和LVDS)使⽤的共模电压和摆幅电平低于下⼀

-

差分晶振LVDS、LVPECL、HCSL、CML不同信号模式介绍2022年3月29日发(作者:葛云飞)


差分晶振LVDS、LVPECL、HCSL、CML不同信号模式介绍
关键词标签: 差分晶振,差分时钟,差分信号
导读:本应⽤笔记详细说明如何通过在它们之间增加衰减电阻和偏置电路来将⼀个差分时钟转换为其他类型的差分逻辑,来衰减摆幅电平并
重新偏置共模输⼊接收器。
介绍
考虑到每个可⽤的时钟逻辑类型(LVPECL、HCSL、CML和LVDS)使⽤的共模电压和摆幅电平低于下⼀个时钟逻辑类型(见表1),在
任何给定的系统设计中,必须设计驱动器侧和接收器侧之间的时钟逻辑转换。本应⽤笔记详细说明如何通过在它们之间增加衰减电阻和偏置
电路来将⼀个差分时钟转换为其他类型的差分逻辑,来衰减摆幅电平并重新偏置共模输⼊接收器。
各差分时钟逻辑的输⼊输出结构
在设计逻辑转换电路之前,需要检查每种逻辑类型(LVPECL,HCSL,CML和LVDS的输⼊输出结构),因为每种逻辑类型具有不同的
共模电压和摆幅电平。
低压,正参考,发射极耦合逻辑(LVPECL)
低压,正参考,射极耦合逻辑(LVPECL)源⾃发射极耦合逻辑(ECL),采⽤正电源。
LVPECL输⼊是具有⾼输⼊阻抗的电流开关差分对(见图1)。输⼊共模电压应约为Vcc-1.3V,⽤于具有内部⾃偏置或外部偏置的⼯作余
量。
LVPECL输出由差分对放⼤器组成,驱动⼀对射极跟随器(或开放发射器),如图1所⽰。输出射极跟随器应在“有效”区域内⼯作,始终
具有直流电流。OUT +的输出引脚 和OUT-通常连接到差分传输线(Z0 =100Ω)或单端传输线(Z0 =50Ω)⽤于阻抗匹配,LVPECL
输出的正确终端为50Ω⾄Vcc-2V和OUT + OUT-通常为Vcc-1.3V,导致近似的直流电流为14mA。
另⼀种终⽌LVPECL输出的⽅法是提供142Ω电阻到GD,为LVPECL输出提供直流偏置,并为GD提供直流电流路径。由于LVPECL输
出共模电压为Vcc-1.3V,因此直流偏置电阻可以通过假设直流电流为14mA(R=Vcc-1.3V14mA)来选择,导致Vcc-3.3V的
R=142Ω(150Ω也可以⼯作)。
低压差分信号(LVDS)


低压差分信号(LVDS)输⼊需要在I +和I-引脚之间连接⼀个100Ω的电阻,共模电压约为1.2V(见图2)。如果⽚内不包含100Ω的
端接电阻,则必须包含在印刷电路板(PCB)上。
LVDS输出驱动器由3.5mA电流源组成,通过开关⽹络连接到差分输出OUT +和OUT-的输出引脚通常连接到差分传输线(Z0=100Ω)或
单端传输线 (Z0=50Ω)⽤于阻抗匹配,通过接收器输⼊端的100Ω电阻端接导致LVDS逻辑的摆幅为350mV(图2)。
电流模式逻辑(CML)
⼤多数电流模式逻辑(CML)输⼊结构都有⼀个50Ω电阻连接到⽚内Vcc(见图3)。如果没有,那么必须在PCB的I +和I-的两个输⼊
端上施加⼀个电压。输⼊晶体管是射极跟随器,驱动差分对放⼤器。
CML输出由⼀对差分共发射极晶体管和50Ω集电极电阻组成,如图3所⽰的CML输出结构。OUT +和OUT-的输出通常连接到差分传输线
(Z0=100Ω)或⽤于阻抗匹配的单端传输线(Z0=50Ω)(图3)。通过在共发射极差动BJT中切换电流来提供信号摆幅。假设电流源为
16mA(典型值)并且CML输出⽤⼀个50Ω电阻上拉到Vcc,这个通过共模电压(Vcc-0.2V),输出电压从Vcc摆动到Vcc-0.4V。
⾼速电流控制逻辑
⾼速电流控制逻辑(HCSL)输⼊要求I +和I-的两个输⼊引脚上的单端摆幅为700mV,共模电压约为350mV(见图4)。


典型的HCSL驱动器是具有开源输出的差分逻辑。其中每个输出引脚在0和14mA之间切换。当⼀个输出引脚为低电平(0)时,另⼀个输
出引脚为⾼电平(驱动14mA)。OUT+引脚和OUT-引脚通常连接到差分传输线(Z0 =100Ω)或单端传输线(Z0 =50Ω),这需要⼀
个外部端接电阻(50Ω到GD),从⽽为HCSL输⼊结构提供700mV的摆幅电平( 图4)。


差分晶振LVDS、LVPECL、HCSL、CML不同信号模式介绍
关键词标签: 差分晶振,差分时钟,差分信号
导读:本应⽤笔记详细说明如何通过在它们之间增加衰减电阻和偏置电路来将⼀个差分时钟转换为其他类型的差分逻辑,来衰减摆幅电平并
重新偏置共模输⼊接收器。
介绍
考虑到每个可⽤的时钟逻辑类型(LVPECL、HCSL、CML和LVDS)使⽤的共模电压和摆幅电平低于下⼀个时钟逻辑类型(见表1),在
任何给定的系统设计中,必须设计驱动器侧和接收器侧之间的时钟逻辑转换。本应⽤笔记详细说明如何通过在它们之间增加衰减电阻和偏置
电路来将⼀个差分时钟转换为其他类型的差分逻辑,来衰减摆幅电平并重新偏置共模输⼊接收器。
各差分时钟逻辑的输⼊输出结构
在设计逻辑转换电路之前,需要检查每种逻辑类型(LVPECL,HCSL,CML和LVDS的输⼊输出结构),因为每种逻辑类型具有不同的
共模电压和摆幅电平。
低压,正参考,发射极耦合逻辑(LVPECL)
低压,正参考,射极耦合逻辑(LVPECL)源⾃发射极耦合逻辑(ECL),采⽤正电源。
LVPECL输⼊是具有⾼输⼊阻抗的电流开关差分对(见图1)。输⼊共模电压应约为Vcc-1.3V,⽤于具有内部⾃偏置或外部偏置的⼯作余
量。
LVPECL输出由差分对放⼤器组成,驱动⼀对射极跟随器(或开放发射器),如图1所⽰。输出射极跟随器应在“有效”区域内⼯作,始终
具有直流电流。OUT +的输出引脚 和OUT-通常连接到差分传输线(Z0 =100Ω)或单端传输线(Z0 =50Ω)⽤于阻抗匹配,LVPECL
输出的正确终端为50Ω⾄Vcc-2V和OUT + OUT-通常为Vcc-1.3V,导致近似的直流电流为14mA。
另⼀种终⽌LVPECL输出的⽅法是提供142Ω电阻到GD,为LVPECL输出提供直流偏置,并为GD提供直流电流路径。由于LVPECL输
出共模电压为Vcc-1.3V,因此直流偏置电阻可以通过假设直流电流为14mA(R=Vcc-1.3V14mA)来选择,导致Vcc-3.3V的
R=142Ω(150Ω也可以⼯作)。
低压差分信号(LVDS)


低压差分信号(LVDS)输⼊需要在I +和I-引脚之间连接⼀个100Ω的电阻,共模电压约为1.2V(见图2)。如果⽚内不包含100Ω的
端接电阻,则必须包含在印刷电路板(PCB)上。
LVDS输出驱动器由3.5mA电流源组成,通过开关⽹络连接到差分输出OUT +和OUT-的输出引脚通常连接到差分传输线(Z0=100Ω)或
单端传输线 (Z0=50Ω)⽤于阻抗匹配,通过接收器输⼊端的100Ω电阻端接导致LVDS逻辑的摆幅为350mV(图2)。
电流模式逻辑(CML)
⼤多数电流模式逻辑(CML)输⼊结构都有⼀个50Ω电阻连接到⽚内Vcc(见图3)。如果没有,那么必须在PCB的I +和I-的两个输⼊
端上施加⼀个电压。输⼊晶体管是射极跟随器,驱动差分对放⼤器。
CML输出由⼀对差分共发射极晶体管和50Ω集电极电阻组成,如图3所⽰的CML输出结构。OUT +和OUT-的输出通常连接到差分传输线
(Z0=100Ω)或⽤于阻抗匹配的单端传输线(Z0=50Ω)(图3)。通过在共发射极差动BJT中切换电流来提供信号摆幅。假设电流源为
16mA(典型值)并且CML输出⽤⼀个50Ω电阻上拉到Vcc,这个通过共模电压(Vcc-0.2V),输出电压从Vcc摆动到Vcc-0.4V。
⾼速电流控制逻辑
⾼速电流控制逻辑(HCSL)输⼊要求I +和I-的两个输⼊引脚上的单端摆幅为700mV,共模电压约为350mV(见图4)。


典型的HCSL驱动器是具有开源输出的差分逻辑。其中每个输出引脚在0和14mA之间切换。当⼀个输出引脚为低电平(0)时,另⼀个输
出引脚为⾼电平(驱动14mA)。OUT+引脚和OUT-引脚通常连接到差分传输线(Z0 =100Ω)或单端传输线(Z0 =50Ω),这需要⼀
个外部端接电阻(50Ω到GD),从⽽为HCSL输⼊结构提供700mV的摆幅电平( 图4)。

-

差分晶振LVDS、LVPECL、HCSL、CML不同信号模式介绍

发布时间:2022-03-29 21:29:01
文章版权声明:除非注明,否则均为IT技术网-学习WEB前端开发等IT技术的网络平台原创文章,转载或复制请以超链接形式并注明出处。

发表评论

评论列表 (有 9 条评论,811人围观)